JAJSNB8E
August 1999 – March 2024
THS4021
,
THS4022
PRODUCTION DATA
1
1
特長
2
アプリケーション
3
概要
4
Pin Configuration and Functions
5
Specifications
5.1
Absolute Maximum Ratings
5.2
ESD Ratings
5.3
Recommended Operating Conditions
5.4
Thermal Information: THS4021
5.5
Thermal Information: THS4022
5.6
Electrical Characteristics: THS4021D and THS4022DGN
5.7
Electrical Characteristics: THS4021DGN
5.8
Typical Characteristics: THS4021D and THS4022DGN
5.9
Typical Characteristics: THS4021DGN
6
Detailed Description
6.1
Overview
6.2
Functional Block Diagram
6.3
Feature Description
6.3.1
Offset Nulling
6.4
Device Functional Modes
7
Application and Implementation
7.1
Application Information
7.1.1
Driving a Capacitive Load
7.1.2
General Configuration
7.2
Power Supply Recommendations
7.3
Layout
7.3.1
Layout Guidelines
7.3.1.1
General PowerPAD™ Integrated Circuit Package Design Considerations
7.3.2
Layout Example
8
Device and Documentation Support
8.1
Documentation Support
8.1.1
Related Documentation
8.2
ドキュメントの更新通知を受け取る方法
8.3
サポート・リソース
8.4
Trademarks
8.5
静電気放電に関する注意事項
8.6
用語集
9
Revision History
10
Mechanical, Packaging, and Orderable Information
1
特長
1.2nV/√Hz の非常に低い電圧ノイズ
高速:
ゲイン帯域幅積:2GHz
スルー レート:470V/μs
30ns のセトリング タイム (0.1%)
10V/V 以上のゲインで安定
出力駆動、I
O
= 200mA (標準値)
非常に低い歪み:
THD = -68dBc (f = 1MHz、R
L
= 150Ω)
広範な電源:
V
CC
= ±4.5V~±16V
THS4021 のオフセット ヌル ピン