JAJSOB8C March   2023  – August 2025 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≦ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≦ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

7.5.1.9 デイジー チェーン動作

複数の ADC を使用する同時サンプリング システムでは、デイジー チェーン ストリングの接続により、ホスト コントローラへの SPI I/O の数を減らすことができます。デイジー チェーン接続では、あるデバイスの SPI 出力が次のデバイスの SPI 入力に接続されます。この接続により、チェーン接続されたデバイスは、ホストコントローラから見ると、単一の論理デバイスとして認識されます。デイジー チェーン動作には特別なプログラミングは必要ありません。単純に追加のシフト クロックを適用するだけで、チェーン内のすべてのデバイスにアクセスできます。動作を簡素化するため、各デバイスに同じ SPI フレーム サイズをプログラムします。たとえば、すべてのデバイスの CRC オプションをイネーブルにすると、 32 ビットのフレーム サイズが生成されます。

デイジーチェーン構成で接続された 4 台のデバイスを、図 7-42 に示します。ADS127L21 (1) の SDI はホストの SPI データ出力に、ADS127L21 (4) の SDO/DRDY はホストの SPI データ入力に接続します。シフト動作は、チェーン内のすべてのデバイスで同時に行われます。各 ADC が変換データのシフトを完了すると、SDI のシフトインされたデータが SDO/DRDY に出力されます。次に、このピンはチェーン内の次のデバイスの SDI を駆動します。シフト動作は、チェーン内の最後のデバイスに到達するまで続けられます。CS が High になると、SPI フレームは終了します。この時点で、各デバイスにシフトインされたデータが解釈されます。SDO/DRDY ピンは、データ出力専用モードにプログラムする必要があります。

ADS127L21 デイジー チェーン接続図 7-42 デイジー チェーン接続

デバイスが電源投入された後の最初の通信で各デバイスにより使用される 24 ビット フレームのサイズを、図 7-43 に示します。

ADS127L21 24 ビットのデータ入力シーケンス図 7-43 24 ビットのデータ入力シーケンス

データを入力するため、ホストは最初に、チェーン内の最後のデバイス向けのデータをシフトインします。各 ADC の入力バイト数は、出力フレーム サイズと一致するようにサイズ設定されています。デフォルトのフレーム サイズは 24 ビットなので、まず、各 ADC では、2 つのコマンド バイトの前にパッド バイトを付加して 3 バイトが必要です。ADC (4) の入力データが最初で、次に ADC (3) の入力データ、以後同様に続きます。

図 7-42 のデイジー チェーンにおけるレジスタの書き込み動作の詳細な入力データ シーケンスを 図 7-44 に示します。各 ADC について、40 ビットのフレームが示されています (データが 24 ビットに加えて、STATUS および CRC バイトがイネーブル)。コマンド動作は、ADC ごとに異なる場合があります。レジスタの読み取り動作では、レジスタのデータを読み取るために 2 番目のフレーム動作が必要です。

ADS127L21 デイジー チェーン接続でのレジスタ データの書き込み
A. オプションの CRC バイト。CRC がディセーブルなら、各フレームは 1 バイト短くなります。
B. SCLK が適用される前の SDO/DRDY の以前の状態。
C. オプションの STATUS バイト。STATUS がディセーブルなら、各フレームは 1 バイト短くなります。
図 7-44 デイジー チェーン接続でのレジスタ データの書き込み

図 7-42 に記載されているデバイス接続から変換データを読み取るためのクロック シーケンスを、図 7-45 に示します。この例は、32 ビットの出力フレーム (データが 24 ビットに加えて、CRC バイトがイネーブル) を示しています。シーケンス内の最初は ADC (4) の出力データで、次に ADC (3) のデータ、以後同様に続きます。フレームあたりのビット数にチェーン内のデバイス数を乗算した値が、データをシフト アウトするために必要なクロック数です。この例では、出力フレームが 32 ビット × 4 つのデバイスで、合計クロック数は 128 です。

ADS127L21 デイジー チェーン接続での変換データの読み取り
A. オプションの CRC バイト。CRC がディセーブルなら、各フレームは 1 バイト短くなります。
B. SCLK が適用される前の SDO/DRDY の以前の状態。
図 7-45 デイジー チェーン接続での変換データの読み取り

デイジー チェーン構成で接続されるデバイスの最大数は、SCLK 信号の周波数、データ レート、およびフレームあたりのビット数によって制限されます。式 22 によって、チェーン内で使用できるデバイスの最大数を計算できます。パラレル接続の SPI にも同じ制限が適用されます。この場合も、各 ADC からのデータは直列順に読み取られるためです。

式 22. Maximum devices in a chain = ⌊fSCLK / (fDATA · bits per frame)⌋

たとえば、デイジー・チェーン接続デバイスの最大数は、⌊20MHz / (100kHz · 32)⌋ の小数点以下切り捨てで、6 になります。ここで、fSCLK = 20MHz、fDATA = 100kSPS、32 ビット フレームが使用されると想定しています。