JAJSQ55B April 2023 – May 2025 AFE7901
PRODUCTION DATA
TA = +25℃での代表値、公称電源。特に記述のない限り、TX 入力データレート = 491.52MSPS、fDAC = 11796.48MSPS、インターリーブ モード、AOUT =-1dBFS、1次ナイキスト ゾーン出力、内部 PLL、fREF = 491.52MSPS、24x 補間、DSA = 0 dB、Sin (x)/x イネーブル、DSA 較正済み。

| Aout = -0.5 dFBS、3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 微分ゲイン誤差 = POUT(DSA 設定 - 1) - POUT(DSA 設定) + 1 |

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 積分ゲイン誤差 = POUT(DSA 設定) - POUT(DSA 設定 = 0) + (DSA 設定) |

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定) |

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0) |

| 3.5GHz 整合あり、1TX | ||
| 微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定) |

| 3.5GHz 整合あり、1TX | ||
| 積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0) |

| 3.5GHz 整合あり、1TX | ||
| 微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定) |

| 3.5GHz 整合あり、1TX | ||
| 積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0) |

| fDAC = 11796.48MSPS、インターリーブ モード、3.5GHz で整合、Aout = -13dBFS。 | ||
| f DAC = 12MSPS、外部クロック モード、非インターリーブ モード | ||
| 20MHz のトーン間隔、3.5GHz 整合あり | ||
| 外部クロック モード、非インターリーブ モード | ||
| 帯域内 = 3.75GHz ± 600MHz、f DAC = 9 GSPS、外部クロックモード、非インターリーブモード。 | ||

| 3.5GHz 整合あり、シングル キャリア 100MHz BW NR TM1.1 |

| 3.5GHz 整合あり、シングル キャリア 20MHz BW NR TM1.1 LTE |

| 3.5GHz 整合あり、シングル キャリア 100MHz BW NR TM1.1 |

| 3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE | ||

| 3.5GHz 整合あり、シングル キャリア 100MHz BW NR TM1.1 |

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード、高調波周波数での出力電力で正規化 |

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。 | ||

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。 |

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。 |

| 3.5GHz で整合、50MHzトーン間隔、fDAC = 12GSPS、非インターリーブ モード。 | ||
| 3.5GHz で整合、50MHzトーン間隔、fDAC = 12GSPS、非インターリーブ モード。 | ||

| 3.5GHz で整合、50MHzトーン間隔、fDAC = 12GSPS、非インターリーブ モード。 | ||
| fDAC = fCLK = 12GSPS、非インターリーブ モード。 | ||

| Aout = -0.5 dFBS、3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 微分ゲイン誤差 = POUT(DSA 設定 - 1) - POUT(DSA 設定) + 1 |

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 積分ゲイン誤差 = POUT(DSA 設定) - POUT(DSA 設定 = 0) + (DSA 設定) |

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定)。位相 DNL スパイクは、すべての DSA 設定で発生する可能性があります。 |

| 3.5GHz 整合あり、PCB とケーブルの損失を含む。 | ||
| 積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0) |

| 3.5GHz 整合あり、1TX、25℃で較正済み | ||
| 微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定) |

| 3.5GHz 整合あり、1TX、25℃で較正済み | ||
| 積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0) |

| 3.5GHz 整合あり、1TX、25℃で較正済み | ||
| 微分位相誤差 = PhaseOUT(DSA 設定 - 1) - PhaseOUT(DSA 設定) |

| 3.5GHz 整合あり、1TX、25℃で較正済み | ||
| 積分位相誤差 = Phase(DSA 設定) - Phase(DSA 設定 = 0) |

| f DAC = 12MSPS、外部クロック モード、非インターリーブ モード | ||

| 20MHz のトーン間隔、3.5GHz 整合あり、各トーン -13dBFS、PCB とケーブルの損失を含む。 | ||

| 50MHz のトーン間隔、外部クロック モード、非インターリーブ・モード | ||
| 50MHz のトーン間隔、外部クロック モード、非インターリーブ・モード | ||

| 3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE |

| 3.5GHz 整合あり、シングル キャリア 100MHz BW NR TM1.1 |

| 3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE |

| 3.5GHz 整合あり、シングル キャリア 100MHz BW NR TM1.1 |

| 3.5GHz 整合あり、シングル キャリア 20MHz BW TM1.1 LTE |

| 3.5GHz 整合あり、シングル キャリア 100MHz BW NR TM1.1 | ||

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード、高調波周波数での出力電力で正規化。ディップは、DC 付近での HD3 の低下に起因するものです。 |

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。 |

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。 |

| 3.5GHz で整合、fDAC = 11.79648GSPS、インターリーブ モード。 | ||
| 3.5GHz で整合、50MHzトーン間隔、fDAC = 12GSPS、非インターリーブ モード。 | ||
| 3.5GHz で整合、50MHzトーン間隔、fDAC = 12GSPS、非インターリーブ モード。 | ||
| 3.5GHz で整合、50MHzトーン間隔、fDAC = 12GSPS、非インターリーブ モード。 | ||