JAJSQW1P October   1995  – July 2025 SN54AHCT373 , SN74AHCT373

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5.   5
  6. 4 ピン構成および機能
  7. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件、VCC = 5V ±0.5V
    7. 5.7  スイッチング特性、VCC = 5V ±0.5V
    8. 5.8  ノイズ特性
    9. 5.9  動作特性
    10. 5.10 代表的特性
  8. 6 パラメータ測定情報
  9. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS 3 ステート出力
      2. 7.3.2 TTL 互換 CMOS 入力
      3. 7.3.3 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  10. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  11. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  12. 10改訂履歴
  13. 11メカニカル、パッケージ、および注文情報

6 パラメータ測定情報

波形間の位相関係は、任意に選択されています。すべての入力パルスは、以下の特性を持つジェネレータによって供給されます。PRR ≤ 1MHz、ZO = 50Ω、tt < 3ns。

クロック入力の fmax は、入力デューティ サイクルが 50% のときの測定値です。

出力は一度に 1 つずつ測定され、測定するたびに入力が 1 回遷移します。

SN54AHCT373 SN74AHCT373 3 ステート出力の負荷回路
(1) CL にはプローブとテスト装置の容量が含まれます。
図 6-1 3 ステート出力の負荷回路
SN54AHCT373 SN74AHCT373 電圧波形、伝搬遅延図 6-3 電圧波形、伝搬遅延
SN54AHCT373 SN74AHCT373 電圧波形、伝搬遅延
(1) tPLH と tPHL の大きい方が tpd に相当します。
図 6-2 電圧波形、伝搬遅延
SN54AHCT373 SN74AHCT373 電圧波形、入力および出力の遷移時間
(1) tr と tf の大きい方が tt に相当します。
図 6-4 電圧波形、入力および出力の遷移時間