JAJSQX3A August   2023  – November 2023 SN74LV8T165-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成と機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング特性
    7. 5.7 スイッチング特性
    8. 5.8 標準的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 LVxT 拡張入力電圧
        1. 7.3.1.1 降圧変換
        2. 7.3.1.2 昇圧変換
      2. 7.3.2 平衡化された CMOS プッシュプル出力
      3. 7.3.3 既知のパワーアップ状態でのラッチ論理
      4. 7.3.4 クランプ・ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する検討事項
        3. 8.2.1.3 出力に関する検討事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

4 ピン構成と機能

SN74LV8T165-Q1 PW パッケージ、16 ピン TSSOP (上面図)図 4-1 PW パッケージ、16 ピン TSSOP (上面図)
SN74LV8T165-Q1 BQB パッケージ、16 ピン WQFN (上面図)図 4-2 BQB パッケージ、16 ピン WQFN (上面図)
表 4-1 ピンの機能
ピン 種類(1) 説明
名称 番号
SH/LD 1 I 入力が High のときシフトをイネーブルし、入力が Low のときデータをロード
CLK 2 I クロック、立ち上がりエッジをトリガ
E 3 I パラレル入力 E
F 4 I パラレル入力 F
G 5 I パラレル入力 G
H 6 I パラレル入力 H
QH 7 O 反転シリアル出力
GND 8 G グランド
QH 9 O シリアル出力
SER 10 I シリアル入力
A 11 I パラレル入力 A
B 12 I パラレル入力 B
C 13 I パラレル入力 C
D 14 I パラレル入力 D
CLK INH 15 I クロック禁止入力
VCC 16 P 正電源
放熱パッド(2) — サーマル・パッドは GND に接続するか、フローティングのままにすることができます。他の信号や電源には接続しないでください。
(1) I = 入力、O = 出力、I/O = 入力または出力、G = グランド、P = 電源
(2) BQB パッケージのみ。