JAJSV36E August   1995  – July 2025 SN54ACT10 , SN74ACT10

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 説明
  5. ピン構成および機能
  6. 仕様
    1. 5.1 絶対最大定格
    2. 5.2 推奨動作条件
    3. 5.3 熱に関する情報
    4. 5.4 電気的特性
    5. 5.5 スイッチング特性
    6. 5.6 動作特性
    7. 5.7 代表的特性
  7. パラメータ測定情報
  8. 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 TTL 互換 CMOS 入力
      3. 7.3.3 クランプ ダイオード構造
  9. デバイスの機能モード
  10. アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
        1. 9.2.1.1 電源に関する考慮事項
        2. 9.2.1.2 入力に関する考慮事項
        3. 9.2.1.3 出力に関する考慮事項
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
      4. 9.2.4 電源に関する推奨事項
      5. 9.2.5 レイアウト
        1. 9.2.5.1 レイアウトのガイドライン
        2. 9.2.5.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

説明

SNx4ACT10 デバイスには、3 つの独立した 3 入力 NAND ゲートが内蔵されています。ブール関数 Y = A • B • C つまり、Y = A + B + C を正論理で実行します。

製品情報
部品番号 パッケージ (1) パッケージ サイズ(2) 本体サイズ (3)
SN54ACT10 FK (LCCC、20) 8.89mm × 8.89mm 8.89mm × 8.89mm
J (CDIP、14) 19.55mm × 7.60mm 19.55mm × 6.71mm
W (CFP、14) 9.21mm × 7.11mm 9.21mm × 6.29mm
SN74ACT10 D (SOIC、14) 8.65mm × 6mm 8.65mm × 3.9mm
N (PDIP、14) 19.3mm × 9.4mm 19.3mm × 6.35mm
DB (SSOP、14) 6.2 mm × 7.8mm 6.2 mm × 5.3mm
PW (TSSOP、14) 5mm × 6.4mm 5mm × 4.4mm
BQA (WQFN、14) 3mm × 2.5mm 3mm × 2.5mm
詳細については、「メカニカル、パッケージ、および注文情報」を参照してください。
パッケージサイズ (長さ × 幅) は公称値であり、該当する場合はピンを含みます。
本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN54ACT10 SN74ACT10 各ゲートの論理図 (正論理)各ゲートの論理図 (正論理)