JAJSW49 January   2025 SN74LV8T139-EP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能ブロック図
    4. 7.4 機能説明
      1. 7.4.1 平衡化された CMOS プッシュプル出力
      2. 7.4.2 LVxT 拡張入力電圧
        1. 7.4.2.1 昇圧変換
        2. 7.4.2.2 降圧変換
      3. 7.4.3 クランプ ダイオード構造
    5. 7.5 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.1 概要

デバイスは、非常に短い伝搬遅延時間が求められる高性能メモリ デコーディングまたはデータ ルーティング用に設計されています。高性能メモリ システムでは、これらのデコーダを使うことでシステムのデコードの影響を最小化できます。高速イネーブル回路を利用した高速メモリと組み合わせた場合、これらのデコーダの遅延時間とメモリのイネーブル時間は、通例、メモリの標準的なアクセス時間を下回ります。すなわち、このデコーダによる実質的なシステム遅延時間は無視できるということです。

デバイスは、2 つの個別の 2 ライン入力、4 ライン出力デコーダを、1 つのパッケージに搭載したものです。アクティブ Low のイネーブル (G) 入力は、デマルチプレクサ アプリケーションのデータ ラインとして使用できます。これらのデコーダ / デマルチプレクサの入力は完全にバッファされ、それぞれの入力は、駆動回路に対して 1 つの正規化された負荷のみを表します。