JAJSWR8A June   2025  – August 2025 TPD4S480-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格 - JEDEC 仕様
    3. 5.3 ESD 定格 - IEC 仕様
    4. 5.4 ESD 定格 - ISO 仕様
    5. 5.5 推奨動作条件
    6. 5.6 熱に関する情報
    7. 5.7 電気的特性
    8. 5.8 タイミング要件
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 4 チャネルの VBUS への短絡過電圧保護 (CC1、CC2、SBU1、SBU2 ピンまたは CC1、CC2、DP、DM ピン)：63VDC 許容
      2. 6.3.2 4 チャネルの IEC 61000-4-2 ESD 保護 (CC1、CC2、SBU1、SBU2 ピン)
      3. 6.3.3 CC1、CC2 過電圧保護 FET：VCONN 電力を供給する 600mA 対応
      4. 6.3.4 CC デッドバッテリ抵抗を内蔵し、モバイルデバイスのデッドバッテリ状況に対応
      5. 6.3.5 EPR アダプタ
        1. 6.3.5.1 VBUS ディバイダ
        2. 6.3.5.2 EPR ブロッキング FET ゲートドライバ
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
    3. 7.3 設計要件
      1. 7.3.1 EPR 設計要件
    4. 7.4 詳細な設計手順
      1. 7.4.1 VBIAS コンデンサの選択
      2. 7.4.2 CC ライン容量
      3. 7.4.3 FLT ピンの動作
      4. 7.4.4 デッドバッテリ動作
    5. 7.5 アプリケーション曲線
    6. 7.6 電源に関する推奨事項
    7. 7.7 レイアウト
      1. 7.7.1 レイアウトのガイドライン
      2. 7.7.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.3.5.2 EPR ブロッキング FET ゲートドライバ

外部ブロッキング FET を制御する NFET ゲートドライバが統合されています。EPR モードでは、ゲートドライバがディセーブルされ、EPR 非対応回路を VBUS から絶縁します。SPR モードでは、ゲートドライバがイネーブルされ、低電圧部品を VBUS に接続します。

表 6-2 VBUS 分周器状態
EPR_EN VBUS ゲートドライバ状態 説明
0 < EPR_THRES_R イネーブル SPR 動作
1 X ディセーブル EPR 動作
X > EPR_THRESH_R ディセーブル