JAJSXB6A October 2025 – July 2026 DRV7167
ADVANCE INFORMATION
DRV7167A デバイスは、必要な沿面距離と空間距離を維持しながら、アンダーフィルを不要にすることで、高電力密度 PCB の設計を簡素化します。このデバイスは、ハイサイド ゲート ドライバとローサイド ゲート ドライバの間の伝搬遅延を厳密にマッチングさせており、GaN FET ベースのアプリケーションで高効率を実現するのに不可欠な要因である、高精度のデッドタイム制御を実現します。HI 入力と LI 入力はどちらも独立して制御可能で、第 3 象限伝導時間を最小化できます。立ち上がりエッジと立ち下がりエッジの両方について、HI チャネルと LI チャネル間の伝搬遅延の不一致は標準 2ns であるため、非常に厳密なデッドタイム最適化が可能です。また、このデバイスは単一の PWM 入力モードもサポートしており、デッドタイム調整を抵抗でプログラム可能で、I/O 機能が限られているコントローラで使用できます。GaN FET ハーフブリッジをドライバと共同パッケージ化することで、DRV7167A は最適化されたゲート ループ インダクタンスを実現し、ハード スイッチング トポロジでの性能を大幅に向上します。
過電圧レギュレーションを備えた内蔵ブートストラップ回路により、ハイサイド ゲート ソース間電圧 (VGS) が GaN FET の安全な動作制限内に維持されるため、外部の保護部品は不要です。内蔵ドライバは、GVDD および BOOT-HS の両レールにおいて、低電圧誤動作防止 (UVLO) 機能を備えています。どちらかのレール電圧が UVLO スレッショルドを下回ると、デバイスは HI および LI コマンドを無視して、FET の部分的ターンオンを防止します。GVDD が 2.5V を超え、かつ UVLO スレッショルドを下回った場合、ドライバは両方のゲート ドライバ出力をアクティブに Low にプルします。UVLO スレッショルドのヒステリシスにより、電源ノイズまたは過渡によるチャタリングや誤トリガが防止されます
DRV7167A には、両方の FET に対する VDS ベースの短絡保護回路と過熱通知機能が内蔵されています。その他の機能には、デッドタイム最適化が可能で、第 3 象限導通損失を最小化するゼロ電圧検出 (ZVD) があります。