JAJT307 技術記事

JAJT307 February 2024 UCC28C50

1
2
1. 3
2. 関連記事

John Betten

フライバックコンバータは、連続導通モード (CCM) または不連続導通モード (DCM) で動作可能です。ただし、多くの低消費電力および低電流アプリケーションでは、DCM フライバックコンバータを使用して、よりコンパクトで低コストのオプションを実現できます。このような設計を実施するためのステップバイステップの方法論を以下に示します。

DCM 動作は、次のスイッチングサイクルが始まる前に、コンバータの整流器電流が 0 まで減少することが特徴です。スイッチングの前に電流をゼロに減らすと、電界効果トランジスタ (FET) の散逸電力や整流器の損失が減少するほか、多くの場合、トランスの必要サイズも小さくなります。

これに対し、CCM 動作では、スイッチング期間の終わりまで整流器に電流が流れ続けます。CCM フライバックのフライバック設計のトレードオフと電力段の式については、Power Tips #76：『フライバックコンバータの設計上の考慮事項』と Power Tips #77: 『CCM フライバックコンバータの設計』で扱っています。CCM 動作は中電力から大電力のアプリケーションに最適ですが、DCM フライバックを使用できる低消費電力アプリケーションがある場合は、この記事をご覧ください。

DCM または CCM モードのいずれかで動作可能な、フライバックの概略回路図を 図 1 に示します。さらに、この回路はタイミングに応じてモードを切り替えることができます。この記事で評価する DCM モードでの動作を維持するには、主要コンポーネントのスイッチング波形が 図 2 に示す特性を持っている必要があります。

デューティサイクル D の間に FET Q1 がオンになると動作が開始します。T1 の 1 次巻線の電流は常に 0 から始まり、1 次巻線のインダクタンス、入力電圧、オン時間 t1 で決まる最大値に達します。この FET がオンになっている間は、T1 の 2 次巻線極性のためダイオード D1 が逆バイアスされ、t1 および t3 の間、すべての出力電流が出力コンデンサ COUT から強制的に供給されます。

図 1 この簡略化されたフライバックコンバータは、DCM と CCM のどちらでも動作できます

1-D の間に Q1 がオフになると、T1 の 2 次側電圧極性が反転し、D1 から負荷に電流が流れ COUT を再充電できるようになります。時間 t2 の間に、D1 の電流はピークからゼロまで直線的に減少します。T1 に蓄積されたエネルギーが枯渇すると、t3 の残りの期間では残留リンギングのみが発生します。このリンギングは主に T1 の磁化インダクタンスと、Q1、D1、T1 の寄生容量に起因します。これは、t3 の間の Q1 のドレイン電圧で容易に確認できます。このドレイン電圧は、VIN と反射出力電圧の合計値から VIN に戻ります。これは電流が停止した時点で、T1 が電圧をサポートできないからです(注：t3 に十分なデッドタイムがないと、CCM 動作が発生する可能性があります)。CIN および COUT の電流は Q1 および D1 の電流と同じですが、DC オフセットはありません。

図 2 の色を付けた A および B の面積は、t1 および t2 の間のトランスの電圧 (ボルト) と時間 (マイクロ秒) の積を示しており、飽和を防止するためバランスがとれている必要があります。「A」の面積は (Vin/Nps) × t1 を表し、「B」は (Vout + Vd) × t2 を表し、どちらも 2 次側を基準としています。Np/Ns はトランスの1次側と2次側の巻線比です。

図 2 DCM フライバックの主要な電圧および電流スイッチング波形には、設計者が指定する必要のあるいくつかの重要なパラメータが含まれています

表 1 に、CCM と比較した DCM 動作のメリットとデメリットを示します。DCM の重要な特性の 1 つは、トランスの巻線比に関係なく、1 次側インダクタンスが小くなるとデューティサイクルが減少することです。この特性により、設計の最大デューティサイクルが制限されます。これは、特定のコントローラを使用する場合や、特定のオン / オフ時間の範囲に制限する場合に重要です。インダクタンスが低いと、(FET のピーク電流が大きいにもかかわらず) 必要となる平均エネルギーストレージが小さくなり、多くの場合、CCM 設計で通常、必要となるサイズよりもトランスを小型化できます。

DCM のもう 1 つのメリットは、標準的な整流器で D1 の逆回復損失が除去されることです。これは、t2 の終わりに電流がゼロになるためです。逆回復損失は多くの場合、Q1 での散逸電力の増加として現れるため、損失を排除するとスイッチングトランジスタのストレスを低減できます。より電圧の定格が高いダイオードでは整流器の逆復帰時間が長くなるため、出力電圧が高くなると、この利点はますます重要になります。

表 1 DCM フライバック設計は CCM 設計に対してメリットとデメリットの両方があります

DCM のメリット	DCM のデメリット
CCM より低い 1 次側インダクタンス	より大きいピーク 1 次側電流
最大デューティサイクルがインダクタンスで決まる	より大きいピーク整流電流
トランスの小型化が可能	入力容量の増加
整流器の逆回復損失なし	出力容量の増加
FET ターンオン損失がない (または最小限)	電磁干渉の増加の可能性
制御ループ内に右半面ゼロが存在しない	CCM よりも広いデューティサイクル動作
低出力電力に最適	帯域幅変動の増加

開発者は、設計を開始する際に、いくつかの重要なパラメータと、基本的な電気的仕様を理解する必要があります。最初に、スイッチング周波数 (f_sw)、目標とする最大動作デューティサイクル (D_max)、および目標効率の推定値を選択します。式 1 で、オン時間 t1 を次のように計算します。

式 1.

t 1 = \frac{D m a x}{f s w}

次に、式 2 を使用して、トランスのピーク 1 次側電流 Ipk を推定します。式 2 の FET のオン電圧 (Vds_on) と電流センス抵抗電圧 (VRS) については、0.5V など、実際の設計に適した小さな電圧降下を想定します。これらの電圧降下は後で更新できます。

式 2.

I p k = \frac{{P o u t}_{m a x} \times (\frac{2}{D_{m a x}})}{({V i n}_{m i n} - V d s_o n - V R S) \times (n)}

図 2 の A と B の面積が等しいことをもとに、式 3 で必要なトランスの巻線比 Np/Ns を計算します。

式 3.

\frac{N p}{N s} = \frac{({V i n}_{m i n} - V d s_o n - V R S) \times t 1}{(\frac{1}{f s w} \times (1 - x) - t 1) \times (V o u t + V d)}

ここで、x は t3 の望ましい最小アイドル時間です (x = 0.2 から開始)。

Np/Ns を変更する場合は、D_max を調整して、もう一度繰り返します。

次に、式 4 と式 5 を使用して、Q1 (Vds_max) と D1 (VPIV_max) の最大「フラットトップ」電圧を計算します。

式 4.

{V d s}_{m a x} = {V i n}_{m a x} + (V o u t + V d) \times \frac{N p}{N s}

式 5.

V P I V_m a x = V o u t + \frac{V i n_m a x}{\frac{N p}{N s}}

これらの成分には一般にトランスの漏れインダクタンスに起因するリンギングが発生するので、目安として、実際の値は式 4 および式 5 で見積もった値より 10～30% 高くなることを想定します。Vds_max が予測より大きい場合には、D_max を小さくすると減少しますが、VPIV_max は増加します。どの電圧成分がより重要かを判断し、必要に応じて計算を繰り返します。

式 6 を使用して t1_max を計算します。これは、式 1 の値に近い必要があります。

式 6.

t 1_m a x = \frac{(V o u t + V d) \times \frac{N p}{N s} \times (\frac{1}{f s w} \times (1 - x))}{{V i n}_{m i n} + (V o u t + V d) \times \frac{N p}{N s}}

式 7 で必要な最大 1 次側インダクタンスを計算します。

式 7.

L p r i_m a x = \frac{{V i n_m i n}^{2} \times {t 1_m a x}^{2} \times n \times f s w}{2 \times V o u t \times I o u t_m a x}

式 7 が示すよりも低いインダクタンスを選択した場合、x を増やして D_max を下げ、Np/Ns と Lpri_max が目的の値に等しくなるまで必要に応じて計算を繰り返します。

これで式 7 を使った D_max の計算が可能になります。

式 8.

D m a x = \sqrt{\frac{2 \times f s w \times V o u t \times I o u t_m a x \times L p r i}{{V i n_m i n}^{2} \times n}}

さらに、式 9 および式 10 を使用して、それぞれ最大 Ipk およびその最大二乗平均平方根 (RMS) の値を計算します。

式 9.

I p k m a x = \sqrt{\frac{2 \times V o u t \times I o u t_m a x}{L p r i \times f s w \times n}}

式 10.

I p k r m s = I p k m a x \sqrt{\frac{D m a x}{3}}

選択したコントローラの電流センス入力の最小電流制限スレッショルド Vcs (式 11) に基づいて、許容される最大電流センス抵抗の値を計算します。

式 11.

R s m a x = \frac{V c s}{I p k m a x}

式 11 の Ipkmax の計算値と RS を使用して、式 2 の FET Vds とセンス抵抗 VRS の想定される電圧降下が近いことを確認します。大きく異なる場合は計算を繰り返します。

式 12 と式 13 を使用して、RS で散逸される最大電力を計算し、Q1 の導通損失を式 10 から計算します。

式 12.

P R s n s = {I p k r m s}^{2} \times R S

式 13.

P F E T c o n d = {I p k r m s}^{2} \times R d s o n

FET のスイッチング損失は一般に Vinmax で最大になるため、式 14 を使用して VIN の範囲全体にわたって Q1 のスイッチング損失を計算するのが最適です。

式 14.

P F E T s w = 0.25 \times (\frac{Q d r v}{I d r v}) \times f s w \times I p k \times V d s

ここで、Qdrv は FET の総ゲート電荷量、Idrv は予測されるピークゲート駆動電流です。

式 15 と式 16 で、FET の非線形 Coss 容量の充電と放電に起因する合計電力損失を計算します。式 15 の積分は、0V と実際の動作電圧 Vds の間で、実際の FET の Coss データシートの曲線によく一致している必要があります。Coss 損失は一般に、高電圧アプリケーション、または非常に小さい RDS(on) FET (Coss 値がより大きい) を使用する場合に最大になります。

式 15.

Q t o t = \int_{- V d s}^{0} [\frac{C o s s (0 V)}{{(1 - v)}^{0.5}}] d v

式 16.

P F E T c o s s = \frac{f s w \times Q t o t \times V d s}{2}

FET の合計損失は、式 13、式 14、式 16 の結果を合計することで概ね見積もることができます。

式 17 は、この設計でダイオード損失の計算が大幅に簡素化されることを示しています。必ず 2 次側ピーク電流の定格を持つダイオードを選択してください。このピーク電流は一般に、IOUT よりはるかに大きくなります。

式 17.

P D i o d e = \frac{I p k \times \frac{N p}{N s} \times t 2 \times f s w}{2} \times V d i o d e = I o u t \times V d i o d e

一般に、出力容量は式 18 と式 19 の大きい方を選択します。この場合、リップル電圧と等価直列抵抗 (式 18) または負荷過渡応答 (式 19) に基づいて容量を計算します。

式 18.

C o u t 1 r i p p l e = \frac{I o u t_m a x \times (1 - D)}{(V o u t r i p - I p k \times \frac{N p}{N s} \times R e s r) \times f s w}

式 19.

C o u t 2 I t r a n = \frac{∆ I o u t}{2 π \times ∆ V o u t \times f B W}

ここで、∆IOUT は出力負荷電流の変化、∆VOUT は許容される出力電圧変位、fBW はコンバータの推定帯域幅です。

出力コンデンサの RMS 電流は、式 20 で計算します。

式 20.

I C o u t r m s = \sqrt{\frac{I p k \times {(\frac{N p}{N s})}^{2} \times t 2 \times f s w}{3} - {I o u t_m a x}^{2}}

入力コンデンサのパラメータは、式 21 と式 22 で推定します。

式 21.

C i n m i n = \frac{I p k \times D}{2 \times f s w \times V i n r i p}

式 22.

I C i n r m s = \sqrt{\frac{{I p k}^{2} \times D}{3} - {(\frac{P o u t_m a x}{V i n \times n})}^{2}}

式 23、式 24、式 25 に、3 つの主要な波形時間間隔とそれらの関係をまとめます。

式 23.

t 1 = \sqrt{\frac{2 \times V o u t \times I o u t \times L p r i}{{V i n}^{2} \times f s w \times n}}

式 24.

t 2 = \frac{t 1 \times V i n}{(V o u t + V d) \times \frac{N p}{N s}}

式 25.

t 3 = \frac{1}{f s w} - t 1 - t 2

2 次側巻線を追加する必要がある場合は、式 26 で追加巻線 Ns2 を簡単に計算できます。

式 26.

\frac{N s 2}{N s 1} = \frac{V o u t 2 + V d 2}{V o u t 1 + V d 1}

ここで、VOUT1 と Ns1 はレギュレートされた出力電圧です。

トランスの 1 次側 RMS 電流は、式 10 に示す FET RMS 電流と同じです。トランスの 2 次側 RMS 電流を式 27 に示します。トランスのコアは、飽和せずに Ipk を処理できる必要があります。コア損失も考慮する必要がありますが、これはこの記事の範囲を超えています。

式 27.

I s e c = I p k \times \frac{N p}{N s} \sqrt{\frac{t 2 \times f s w}{3}}

ここに示すステップからわかるように、DCM フライバックの設計は繰り返しのプロセスです。スイッチング周波数、インダクタンス、ターン比などの初期想定の一部は、散逸電力など、後の計算に基づいて変更される可能性があります。しかし、必要な設計パラメータを得るためには、入念に必要な設計段階を踏んでください。手間を惜しまずに行えば、最適化された DCM フライバック設計は、低消費電力、コンパクト、低コストのソリューションを実現し、パワーコンバータのニーズに対応できます。

過去に EDN.com で公開された記事です。

関連記事