JAJU992 July   2025

 

  1.   1
  2.   説明
  3.   リソース
  4.   特長
  5.   アプリケーション
  6.   6
  7. 1システムの説明
    1. 1.1 主なシステム仕様
  8. 2システム概要
    1. 2.1 ブロック図
    2. 2.2 設計上の考慮事項
    3. 2.3 主な使用製品
      1. 2.3.1 TPS7H5006-SEP
      2. 2.3.2 TPS7H6025-SEP
      3. 2.3.3 TPS7H1111-SEP
      4. 2.3.4 TPS7H4010-SEP
      5. 2.3.5 TPS73801-SEP
      6. 2.3.6 TPS7H3302-SEP
      7. 2.3.7 TPS7H3014-SEP
      8. 2.3.8 TPS7H2221-SEP
      9. 2.3.9 SN54SC6T14-SEP
  9. 3システム設計理論
    1. 3.1 0V8 ディスクリート降圧レギュレータ (VCCINT)
      1. 3.1.1 VCCINT 負荷ステップ
    2. 3.2 降圧レギュレータ (内蔵)
      1. 3.2.1 1V2
      2. 3.2.2 1V2_VCCO
      3. 3.2.3 1V2_MEM
      4. 3.2.4 2V5_DDR_VPP
      5. 3.2.5 3V3_VCCO
    3. 3.3 リニア レギュレータ
      1. 3.3.1 DDR の終端
      2. 3.3.2 0V92
      3. 3.3.3 1V5_GTY
      4. 3.3.4 1V5
      5. 3.3.5 5V0_SYS
    4. 3.4 シーケンシング
      1. 3.4.1 TPS7H3014-SP シーケンサ
      2. 3.4.2 TPS7H2221-SEP 放電回路
      3. 3.4.3 VCCINT 放電回路
  10. 4ハードウェア、テスト要件、およびテスト結果
    1. 4.1 ハードウェア要件
    2. 4.2 テスト設定
    3. 4.3 テスト結果
      1. 4.3.1 ディスクリート降圧レギュレータ (VCCINT)
        1. 4.3.1.1 0V8
      2. 4.3.2 降圧レギュレータ (内蔵)
        1. 4.3.2.1 1V2
        2. 4.3.2.2 1V2_VCCO
        3. 4.3.2.3 1V2_MEM
        4. 4.3.2.4 2V5_DDR_VPP
        5. 4.3.2.5 3V3_VCCO
      3. 4.3.3 リニア レギュレータ
        1. 4.3.3.1 0V6_VTT
        2. 4.3.3.2 0V92
        3. 4.3.3.3 1V5_GTY
        4. 4.3.3.4 1V5
        5. 4.3.3.5 5V0_SYS
  11. 5設計とドキュメントのサポート
    1. 5.1 デザイン ファイル
      1. 5.1.1 回路図
      2. 5.1.2 BOM
      3. 5.1.3 レイアウト プリント
    2. 5.2 ドキュメントのサポート
    3. 5.3 サポート・リソース
    4. 5.4 商標
  12. 6著者について

4.3.2.3 1V2_MEM

特に記述のない限り、図 4-28 ～ 図 4-34 では VIN = 12V

TIDA-050088 負荷ステップ：1A～4A
図 4-42 負荷ステップ：1A～4A
TIDA-050088 10mA のボード線図
位相マージン = 128°、ゲイン マージン = 37dB
図 4-44 10mA のボード線図
TIDA-050088 6A 時の出力電圧リップル
図 4-46 6A 時の出力電圧リップル
TIDA-050088 6A 時のサーマル
図 4-48 6A 時のサーマル
TIDA-050088 負荷ステップ：4A～1A
図 4-43 負荷ステップ：4A～1A
TIDA-050088 6A のボード線図
位相マージン = 90°、ゲイン マージン = 14dB
図 4-45 6A のボード線図
TIDA-050088 ロード レギュレーション：0A ～ 6A
図 4-47 ロード レギュレーション：0A ～ 6A