Dieses Referenzdesign weist nach, wie sich mit hohen Abtastraten und guter Auflösung bei niedrigen Materialkosten mehrere ADC-Interleaving-Raten erreichen lassen. Dieses Referenzdesign wurde unter Berücksichtigung von elektronischen Bildgebungssystemen entwickelt. Hochauflösende Bildgebung und andere Signalverarbeitungsanwendungen mit hoher Geschwindigkeit erfordern ADCs, die hohe Auflösung, hohen Rauschabstand (SNR), hohe Geschwindigkeit und geringen Stromverbrauch erreichen können. Diese Anforderungen können nicht immer mit einem einzigen Chip erfüllt werden. Durch die Verschachtelung mehrerer SAR-ADCs optimiert das Design Kompromisse zwischen verschiedenen ADCs, um alle Systemanforderungen zu erfüllen.
Eine voll bestückte Platine wurde nur für Test- und Leistungsvalidierung entwickelt. Sie wird nicht zum Verkauf angeboten.
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Überblick über Referenzdesigns und verifizierte Leistungstestdaten
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Designdatei mit Informationen zur physikalischen Platinenschicht der Design-Platine
Leiterplattenschicht-Plotdatei zur Erstellung des Design-Layouts der Leiterplatte
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Detailliertes Schaltplandiagramm für Design-Layout und Komponenten
Enthält TI-Produkte in der Entwicklung und mögliche Alternativen.
| Typ | Titel | Neueste englische Version herunterladen | Datum | ||
|---|---|---|---|---|---|
| * | Designleitfaden | AFE Ref Design for Imaging Using Time-Interleaved SAR ADCs w/ 73dB SNR, 7.5 MSPS | 07.08.2017 | ||
| Anwendungshinweis | Low-Cost, Low-Power, Small 14-bit AFE: Interleaved ADCs Scalable up to 7.5 MSPS | 26.05.2017 |
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