JAJSOB8B March   2023  – April 2024 ADS127L21

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  タイミング要件 (1.65V ≦ IOVDD ≦ 2V)
    7. 5.7  スイッチング特性 (1.65V ≦ IOVDD ≦ 2V)
    8. 5.8  タイミング要件 (2V < IOVDD ≤ 5.5V)
    9. 5.9  スイッチング特性 (2V < IOVDD ≤ 5.5V)
    10. 5.10 タイミング図
    11. 5.11 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン・ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 IMD の測定
    12. 6.12 SFDR の測定
    13. 6.13 ノイズ性能
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 アナログ入力 (AINP、AINN)
        1. 7.3.1.1 入力レンジ
      2. 7.3.2 リファレンス電圧 (REFP、REFN)
        1. 7.3.2.1 リファレンス電圧の範囲
      3. 7.3.3 クロック動作
        1. 7.3.3.1 内部発振器
        2. 7.3.3.2 外部クロック
      4. 7.3.4 変調器
      5. 7.3.5 デジタル フィルタ
        1. 7.3.5.1 広帯域フィルタ
          1. 7.3.5.1.1 広帯域フィルタ オプション
          2. 7.3.5.1.2 sinc5 フィルタの段
          3. 7.3.5.1.3 FIR1 フィルタ段
          4. 7.3.5.1.4 FIR2 フィルタ段
          5. 7.3.5.1.5 FIR3 フィルタ段
          6. 7.3.5.1.6 FIR3 のデフォルト係数
          7. 7.3.5.1.7 IIR フィルタの段
            1. 7.3.5.1.7.1 IIR フィルタの安定性
        2. 7.3.5.2 低レイテンシ フィルタ (sinc)
          1. 7.3.5.2.1 sinc3 および sinc4 フィルタ
          2. 7.3.5.2.2 sinc3 + sinc1 および sinc4 + sinc1 カスケード フィルタ
      6. 7.3.6 電源
        1. 7.3.6.1 AVDD1 と AVSS
        2. 7.3.6.2 AVDD2
        3. 7.3.6.3 IOVDD
        4. 7.3.6.4 パワーオン リセット (POR)
        5. 7.3.6.5 CAPA および CAPD
      7. 7.3.7 VCM の出力電圧
    4. 7.4 デバイスの機能モード
      1. 7.4.1 速度モード
      2. 7.4.2 アイドル モード
      3. 7.4.3 スタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
        1. 7.4.6.1 同期制御モード
        2. 7.4.6.2 スタート / ストップ制御モード
        3. 7.4.6.3 ワンショット制御モード
      7. 7.4.7 変換開始の遅延時間
      8. 7.4.8 較正
        1. 7.4.8.1 OFFSET2、OFFSET1、OFFSET0 較正レジスタ (アドレス 0Ch、0Dh、0Eh)
        2. 7.4.8.2 GAIN2、GAIN1、GAIN0 較正レジスタ (アドレス 0Fh、10h、11h)
        3. 7.4.8.3 較正手順
    5. 7.5 プログラミング
      1. 7.5.1 シリアル・インターフェイス (SPI)
        1. 7.5.1.1  チップ・セレクト (CS)
        2. 7.5.1.2  シリアル・クロック (SCLK)
        3. 7.5.1.3  シリアル データ入力 (SDI)
        4. 7.5.1.4  シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.1.5  SPI フレーム
        6. 7.5.1.6  全二重動作
        7. 7.5.1.7  デバイスのコマンド
          1. 7.5.1.7.1 無動作
          2. 7.5.1.7.2 レジスタ読み取りコマンド
          3. 7.5.1.7.3 レジスタ書き込みコマンド
        8. 7.5.1.8  変換データの読み取り
          1. 7.5.1.8.1 変換データ
          2. 7.5.1.8.2 データ準備完了
            1. 7.5.1.8.2.1 DRDY
            2. 7.5.1.8.2.2 SDO/DRDY
            3. 7.5.1.8.2.3 DRDY ビット
            4. 7.5.1.8.2.4 クロックのカウント
          3. 7.5.1.8.3 STATUS バイト
        9. 7.5.1.9  デイジー チェーン動作
        10. 7.5.1.10 3 線式 SPI モード
          1. 7.5.1.10.1 3 線式 SPI モードのフレームのリセット
        11. 7.5.1.11 SPI の CRC
      2. 7.5.2 レジスタ メモリの CRC
        1. 7.5.2.1 メイン プログラム メモリの CRC
        2. 7.5.2.2 FIR フィルタ係数の CRC
        3. 7.5.2.3 IIR フィルタ係数の CRC
  9. 8 レジスタ マップ
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 SPI 動作
      2. 9.1.2 入力ドライバ
      3. 9.1.3 アンチエイリアス フィルタ
      4. 9.1.4 基準電圧
      5. 9.1.5 同時サンプリング・システム
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 A 重み付けフィルタの設計
        1. 9.2.1.1 設計要件
        2. 9.2.1.2 詳細な設計手順
        3. 9.2.1.3 アプリケーション曲線
      2. 9.2.2 PGA855 プログラマブル ゲイン アンプ
        1. 9.2.2.1 設計要件
        2. 9.2.2.2 詳細な設計手順
        3. 9.2.2.3 アプリケーション曲線
      3. 9.2.3 THS4551 のアンチエイリアス・フィルタの設計
        1. 9.2.3.1 設計要件
        2. 9.2.3.2 詳細な設計手順
        3. 9.2.3.3 アプリケーション曲線
    3. 9.3 電源に関する推奨事項
    4. 9.4 レイアウト
      1. 9.4.1 レイアウトのガイドライン
      2. 9.4.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントのサポート
      1. 10.1.1 関連資料
    2. 10.2 ドキュメントの更新通知を受け取る方法
    3. 10.3 サポート・リソース
    4. 10.4 商標
    5. 10.5 静電気放電に関する注意事項
    6. 10.6 用語集
  12. 11改訂履歴
  13. 12メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7.5.1.11 SPI の CRC

SPI の巡回冗長性検査 (CRC) は、ホスト コントローラとの間で送信エラーを検出するために使用される SPI 検査コードです。ホストから、SDI で入力データとともに入力 CRC バイトが送信され、ADC から SDO/DRDY で送信される出力データにも CRC バイトが付属します。SPI の CRC エラー チェックは、CONFIG3 レジスタの SPI_CRC ビットによってイネーブルされます。

CRC コードは、ホストによって 2 つのコマンド バイトに対して計算されます。フレームの先頭にパディングされる入力バイトは、CRC の計算に含まれません。ADC は、入力コマンドの CRC コードを、2 つの入力コマンド バイトについて計算された内部コードと比較してチェックします。CRC コードが一致しない場合、コマンドは実行されず、STATUS バイトの SPI_ERR ビットがセットされます。レジスタへの書き込み操作はブロックされます。ただし、STATUS レジスタの SPI_ERR ビットに 1b を書き込んで SPI の CRC エラーをクリアする操作は行えます。レジスタ読み取り操作は、レジスタ読み取りコマンドの SPI フレームで SPI_CRC エラーが検出されない限り、ブロックされません。

出力 CRC コードの計算に使用されるバイト数は、フレームで送信されるデータ バイトの数によって異なります。出力 CRC コードより前のすべてのデータ バイトが、CRC 計算で使用されます。出力 CRC の計算に使用されるバイト数を、表 7-18 に示します。

表 7-18 出力 CRC コードのバイト数
バイト数 バイト フィールドの説明
2 16 ビットの変換データ
2 1 バイトのレジスタ データ + 00h のパディング バイト
3 16 ビットの変換データ + STATUS バイト
3 24 ビットの変換データ
3 1 バイトのレジスタ データ + 2 つの 00h のパディング バイト
4 24 ビットの変換データ + STATUS バイト
4 1 バイトのレジスタ データ + 3 つの 00h のパディング バイト

CRC 値は、CRC 多項式を使用した可変長引数のビット単位排他論理和 (XOR) 演算の、8 ビットまたは 16 ビットの剰余です。ADS127L21 は、CRC 機能に応じて 8 ビットと 16 ビットの CRC 長を使用します。SPI、メイン プログラム メモリ、IIR フィルタ係数には 8 ビットの CRC が使用されます。8 ビットの CRC は、CRC-8-ATM (HEC) 多項式：X8 + X2 + X1 + 1 に基づいています。この多項式には、9 つの係数として1 00000111 があります。

16 ビットの CRC は、128 の FIR フィルタ係数にのみ使用されます。16 ビットの CRC は、CRC-16-IBM 多項式：X16 + X15 + X2 + 1 に基づいています。この 17 個の係数は 1 10000000 00000101 です。

CRC の値は、次の手順で計算します。

  1. 初期データ値の LSB に 0 を追加して、8 ビット (16 ビットの CRC の場合は 16 ビット) 左にシフトし、新しいデータ値を生成します。
  2. 手順 1 で得られた新しいデータ値の MSB と、FFh (16 ビットの CRC の場合は FFFFh) との初期 XOR 演算を行います。
  3. CRC 多項式の MSB を、データの左端のロジック 1 と揃えます。
  4. CRC 多項式と揃っていないデータ値のビットがドロップダウンし、新しい XOR 結果の右側に追加されます。データ値と、揃えられた CRC 多項式との XOR 演算を行います。XOR 演算により、新しい短い値が生成されます。
  5. XOR の結果が 8 ビットまたは 16 ビットの CRC 長以下の場合、手順は終了し、8 ビットまたは 16 ビットの CRC コード結果が得られます。それ以外の場合は、手順 3 で現在の XOR 結果を使用して XOR 演算を続行します。ループの繰り返し回数は、初期データの値によって異なります。