JAJSEW4C
may 2017 – december 2021
AWR1642
PRODUCTION DATA
1
1
特長
2
アプリケーション
3
説明
4
機能ブロック図
5
Revision History
6
Device Comparison
6.1
Related Products
7
Terminal Configuration and Functions
7.1
Pin Diagram
7.2
Signal Descriptions
7.2.1
Signal Descriptions - Digital
7.2.2
Signal Descriptions - Analog
7.3
Pin Attributes
8
Specifications
8.1
Absolute Maximum Ratings
8.2
ESD Ratings
8.3
Power-On Hours (POH)
8.4
Recommended Operating Conditions
8.5
Power Supply Specifications
8.6
Power Consumption Summary
8.7
RF Specification
8.8
CPU Specifications
8.9
Thermal Resistance Characteristics for FCBGA Package [ABL0161]
8.10
Timing and Switching Characteristics
8.10.1
Power Supply Sequencing and Reset Timing
8.10.2
Input Clocks and Oscillators
8.10.2.1
Clock Specifications
8.10.3
Multibuffered / Standard Serial Peripheral Interface (MibSPI)
8.10.3.1
Peripheral Description
8.10.3.2
MibSPI Transmit and Receive RAM Organization
8.10.3.2.1
SPI Timing Conditions
8.10.3.2.2
SPI Controller Mode Switching Parameters (CLOCK PHASE = 0, SPICLK = output, SPISIMO = output, and SPISOMI = input) #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-236 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-237 #GUID-C70CFB1F-161A-495B-85B8-62E1C643D037/T4362547-238
8.10.3.2.3
SPI Controller Mode Switching Parameters (CLOCK PHASE = 1, SPICLK = output, SPISIMO = output, and SPISOMI = input) #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-244 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-245 #GUID-F724BCC6-8F26-42C4-8723-451EDE9A36D3/T4362547-246
8.10.3.3
SPI Peripheral Mode I/O Timings
8.10.3.3.1
SPI Peripheral Mode Switching Parameters (SPICLK = input, SPISIMO = input, and SPISOMI = output) #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-70 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-71 #GUID-1B5DE4C6-14B2-48EF-965D-3B03E1AE325B/T4362547-73
8.10.3.4
Typical Interface Protocol Diagram (Peripheral Mode)
8.10.4
LVDS Interface Configuration
8.10.4.1
LVDS Interface Timings
8.10.5
General-Purpose Input/Output
8.10.5.1
Switching Characteristics for Output Timing versus Load Capacitance (CL)
8.10.6
Controller Area Network Interface (DCAN)
8.10.6.1
Dynamic Characteristics for the DCANx TX and RX Pins
8.10.7
Controller Area Network - Flexible Data-rate (CAN-FD)
8.10.7.1
Dynamic Characteristics for the CANx TX and RX Pins
8.10.8
Serial Communication Interface (SCI)
8.10.8.1
SCI Timing Requirements
8.10.9
Inter-Integrated Circuit Interface (I2C)
8.10.9.1
I2C Timing Requirements #GUID-36963FBF-DA1A-4FF8-B71D-4A185830E708/T4362547-185
8.10.10
Quad Serial Peripheral Interface (QSPI)
8.10.10.1
QSPI Timing Conditions
8.10.10.2
Timing Requirements for QSPI Input (Read) Timings #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-210 #GUID-6DC69BBB-F187-4499-AC42-8C006552DEE1/T4362547-209
8.10.10.3
QSPI Switching Characteristics
8.10.11
ETM Trace Interface
8.10.11.1
ETMTRACE Timing Conditions
8.10.11.2
ETM TRACE Switching Characteristics
8.10.12
Data Modification Module (DMM)
8.10.12.1
DMM Timing Requirements
8.10.13
JTAG Interface
8.10.13.1
JTAG Timing Conditions
8.10.13.2
Timing Requirements for IEEE 1149.1 JTAG
8.10.13.3
Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
9
Detailed Description
9.1
Overview
9.2
Functional Block Diagram
9.3
Subsystems
9.3.1
RF and Analog Subsystem
9.3.1.1
Clock Subsystem
9.3.1.2
Transmit Subsystem
9.3.1.3
Receive Subsystem
9.3.2
Processor Subsystem
9.3.3
Automotive Interface
9.3.4
Main Subsystem Cortex-R4F Memory Map
9.3.5
DSP Subsystem Memory Map
9.4
Other Subsystems
9.4.1
ADC Channels (Service) for User Application
9.4.1.1
GP-ADC Parameter
10
Monitoring and Diagnostics
10.1
Monitoring and Diagnostic Mechanisms
10.1.1
Error Signaling Module
11
Applications, Implementation, and Layout
11.1
Application Information
11.2
Short-Range Radar
11.3
Reference Schematic
12
Device and Documentation Support
12.1
Device Nomenclature
12.2
Tools and Software
12.3
Documentation Support
12.4
サポート・リソース
12.5
Trademarks
12.6
静電気放電に関する注意事項
12.7
用語集
13
Mechanical, Packaging, and Orderable Information
13.1
Packaging Information
13.2
Tray Information for
パッケージ・オプション
メカニカル・データ(パッケージ|ピン)
ABL|161
MPBGAL4B
サーマルパッド・メカニカル・データ
発注情報
jajsew4c_oa
jajsew4c_pm
1
特長
FMCW トランシーバ
PLL、トランスミッタ、レシーバ、ベースバンド、ADC を内蔵
76~81GHz 帯で使用可能帯域幅 4GHz
4 つの受信チャネル
2 つの送信チャネル
フラクショナル N PLL を使用した超高精度のチャープ
(タイミング)
エンジン
TX 出力:12dBm
RX ノイズ指数:
14dB (76~77GHz)
15dB (77~81GHz)
1MHz での位相ノイズ:
–95dBc/Hz (76~77GHz)
–93dBc/Hz (77~81GHz)
較正および自己テスト
(監視機能)
を内蔵
Arm®
Cortex®
-R4F ベースの無線制御システム
内蔵ファームウェア (ROM)
プロセスおよび温度の自己較正システム
FMCW 信号処理用の C674x DSP
オンチップ・メモリ:1.5MB
物体追跡 / 分類、AUTOSAR、インターフェイス制御用の Cortex-R4F マイクロコントローラ
自律モード (QSPI フラッシュ・メモリからのユーザー・アプリケーションのロード) をサポート
内蔵ペリフェラル
ECC 付き内部メモリ
ホスト・インターフェイス
CAN および CAN-FD
ユーザー・アプリケーションで利用可能なその他のインターフェイス
最大 6 つの ADC チャネル
最大 2 つの SPI チャネル
最大 2 つの UART
I
2
C
GPIO
未加工 ADC データおよびデバッグ計測用の 2 レーンの LVDS インターフェイス
デバイスのセキュリティ (
一部の型番のみ
)
セキュアな認証および暗号化ブートのサポート
顧客がプログラム可能なルート・キー、対称キー (256 ビット)、非対称キー (RSA-2K まで)、キー失効機能付き
暗号化ソフトウェア・アクセラレータ - PKA、AES (最大 256 ビット)、SHA (最大 256 ビット)、TRNG/DRGB
機能安全準拠
機能安全アプリケーション向けに開発
ASIL-D までの ISO 26262 機能安全システム設計に役立つ資料を入手可能
ASIL-B までのハードウェア安全度
安全関連認証
TUV SUD により ISO 26262 認証済み (ASIL B まで)
AEC-Q100 認定済み
デバイスの高度な機能
ホスト・プロセッサの関与を必要としない自己監視機能を内蔵
複素ベースバンド・アーキテクチャ
干渉検出機能を内蔵
パワー・マネージメント
内蔵 LDO ネットワークにより PSRR の向上を実現
I/O は 3.3V/1.8V のデュアル電圧に対応
クロック・ソース
40MHz の外部発振器をサポート
40MHz の外部駆動クロック (方形波 / 正弦波) をサポート
負荷コンデンサ付きの 40MHz 水晶振動子接続をサポート
ハードウェア設計が簡単
組み立てが簡単で低コストの PCB を設計できる 0.65mm ピッチ、161 ピン、10.4mm × 10.4mm のフリップチップ BGA パッケージ
小型ソリューション・サイズ
動作条件
接合部温度範囲:–40℃~125℃