オンチップ IEC-ESD 保護は、実験室や携帯用の機器には適していますが、産業環境で発生する EFT やサージ過渡に対しては十分ではありません。したがって、堅牢で信頼性の高いバス・ノードの設計には、外部の過渡保護デバイスを使用する必要があります。ESD および EFT 過渡は約 3MHz～3GHz という広い周波数帯域幅を持つため、PCB 設計で高周波レイアウト手法を適用する必要があります。低 EMI の PCB 設計を実現するには、少なくとも 4 層が必要です (図 11-1 を参照)。

• 層の構成は、上層から下層に向かって、高速信号層、グランド・プレーン、電源プレーン、低周波数信号層の順に配置する必要があります。
• 上層に高速パターンを配線することにより、ビアの使用 (およびそれに伴うインダクタンスの発生) を避けて、データ・リンクのトランスミッタ回路およびレシーバ回路とアイソレータとの間のクリーンな相互接続が可能になります。
• 高速信号層の次の層に、ベタのグランド・プレーンを配置することにより、伝送ライン相互接続のインピーダンスを制御し、リターン電流の優れた低インダクタンス・パスを実現します。
• グランド・プレーンの次の層に、電源プレーンを配置すると、高周波バイパス容量を約 100 pF/in² 増加させることができます。
• 最下層に低速の制御信号を配線すれば、通常、これらの信号リンクには、ビアのような不連続性を許容するマージンがあるため、高い柔軟性が得られます。
• 保護回路をバス・コネクタの近くに配置し、ノイズ過渡が基板に伝播するのを防止します。
• V_CC およびグランド・プレーンを使用して、低インダクタンスを実現します。高周波電流は、抵抗が必ずしも最小ではない、インピーダンスが最小であるパスに追従する可能性があります。
• 信号路の方向に向けて保護部品を設計します。過渡電流を信号路から強制的に迂回させて保護デバイスに到達させないでください。
• 基板上のトランシーバ、UART、コントローラ IC の V_CC ピンにできるだけ近い位置に、0.1µF バイパス・コンデンサを配置します。
• 実効ビア・インダクタンスを最小化するため、バイパス・コンデンサと保護デバイスの V_CC およびグランド接続には少なくとも 2 つのビアを使用します。
• 過渡イベント時にこれらのラインのノイズ電流を制限するには、イネーブル・ラインに 1kΩ～10kΩ のプルアップおよびプルダウン抵抗を使用します。
• TVS クランプ電圧がトランシーバ・バス・ピンの規定最大電圧よりも高い場合は、A と B の各バス・ラインにパルス耐性抵抗を挿入します。これらの抵抗は、トランシーバへの残留クランプ電流を制限し、ラッチアップを防止します。
• 純粋な TVS 保護は最大 1kV のサージ過渡に十分ですが、過渡電圧が高い場合は、数百ボルトのクランプ電圧に過渡を低減する金属酸化物バリスタ (MOV) と、過渡電流を 1mA 未満に制限する過渡ブロッキング・ユニット (TBU) が必要です。

電源プレーンまたは信号層の追加が必要な場合は、対称性を保つために、第 2 の電源系統またはグランド・プレーン系統を層構成に追加します。これにより、基盤の層構成は機械的に安定し、反りを防ぎます。また、各電源系統の電源プレーンとグランド・プレーンを互いに近づけて配置できるため、高周波バイパス容量を大幅に増やすことができます。

レイアウトの推奨事項の詳細については、『デジタル・アイソレータ設計ガイド』を参照してください。