JAJSIW9B
March 2004 – April 2020
SN74HC74-Q1
PRODUCTION DATA.
1
特長
2
アプリケーション
3
概要
Device Images
SN74HC74-Q1 の機能ピン配置
4
改訂履歴
5
Pin Configuration and Functions
Pin Functions
6
Specifications
6.1
Absolute Maximum Ratings
6.2
ESD Ratings
6.3
Recommended Operating Conditions
6.4
Thermal Information
6.5
Electrical Characteristics
6.6
Timing Characteristics
6.7
Switching Characteristics
6.8
Operating Characteristics
6.9
Typical Characteristics
7
Parameter Measurement Information
8
Detailed Description
8.1
Overview
8.2
Functional Block Diagram
8.3
Feature Description
8.3.1
Balanced CMOS Push-Pull Outputs
8.3.2
Standard CMOS Inputs
8.3.3
Clamp Diode Structure
8.4
Device Functional Modes
9
Application and Implementation
9.1
Application Information
9.2
Typical Application
9.2.1
Design Requirements
9.2.1.1
Power Considerations
9.2.1.2
Input Considerations
9.2.1.3
Output Considerations
9.2.1.4
Timing Considerations
9.2.2
Detailed Design Procedure
9.2.3
Application Curves
10
Power Supply Recommendations
11
Layout
11.1
Layout Guidelines
11.2
Layout Example
12
デバイスおよびドキュメントのサポート
12.1
ドキュメントのサポート
12.1.1
関連資料
12.2
関連リンク
12.3
コミュニティ・リソース
12.4
商標
12.5
静電気放電に関する注意事項
12.6
Glossary
13
メカニカル、パッケージ、および注文情報
パッケージ・オプション
デバイスごとのパッケージ図は、PDF版データシートをご参照ください。
メカニカル・データ(パッケージ|ピン)
D|14
PW|14
サーマルパッド・メカニカル・データ
PW|14
QFND305D
発注情報
jajsiw9b_oa
jajsiw9b_pm
9.2.1
Design Requirements
Most switches require a debounce time constant of at least 10ms (2.2×R2×C1 > 10ms)
The debounce delay needs to be much smaller than the power on reset circuit's delay to prevent a false trigger during power on (R3×C3 >> R2×C1)
Conditions for output
Q output is LOW at system startup due to the provided reset circuit
Each button press will toggle the Q output between LOW and HIGH