JAJSU80 March   2024 TDA4AEN-Q1 , TDA4VEN-Q1

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
    1. 3.1 機能ブロック図
  5. 4 Device Comparison
  6. 5 Terminal Configuration and Functions
    1. 5.1 Pin Diagrams
    2. 5.2 Pin Attributes
      1.      10
      2.      11
    3. 5.3 Signal Descriptions
      1.      13
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 MAIN Domain
          1.        16
          2.        17
          3.        18
          4.        19
      3. 5.3.2  CPTS
        1. 5.3.2.1 MAIN Domain
          1.        22
      4. 5.3.3  CSI-2
        1. 5.3.3.1 MAIN Domain
          1.        25
          2.        26
          3.        27
          4.        28
      5. 5.3.4  DDRSS
        1. 5.3.4.1 MAIN Domain
          1.        31
      6. 5.3.5  DSI
        1. 5.3.5.1 MAIN Domain
          1.        34
      7. 5.3.6  DSS
        1. 5.3.6.1 MAIN Domain
          1.        37
      8. 5.3.7  ECAP
        1. 5.3.7.1 MAIN Domain
          1.        40
          2.        41
          3.        42
      9. 5.3.8  Emulation and Debug
        1. 5.3.8.1 MAIN Domain
          1.        45
        2. 5.3.8.2 MCU Domain
          1.        47
      10. 5.3.9  EPWM
        1. 5.3.9.1 MAIN Domain
          1.        50
          2.        51
          3.        52
          4.        53
      11. 5.3.10 EQEP
        1. 5.3.10.1 MAIN Domain
          1.        56
          2.        57
          3.        58
      12. 5.3.11 GPIO
        1. 5.3.11.1 MAIN Domain
          1.        61
          2.        62
        2. 5.3.11.2 MCU Domain
          1.        64
      13. 5.3.12 GPMC
        1. 5.3.12.1 MAIN Domain
          1.        67
      14. 5.3.13 I2C
        1. 5.3.13.1 MAIN Domain
          1.        70
          2.        71
          3.        72
          4.        73
          5.        74
        2. 5.3.13.2 MCU Domain
          1.        76
        3. 5.3.13.3 WKUP Domain
          1.        78
      15. 5.3.14 MCAN
        1. 5.3.14.1 MAIN Domain
          1.        81
          2.        82
        2. 5.3.14.2 MCU Domain
          1.        84
          2.        85
      16. 5.3.15 MCASP
        1. 5.3.15.1 MAIN Domain
          1.        88
          2.        89
          3.        90
          4.        91
          5.        92
      17. 5.3.16 MCSPI
        1. 5.3.16.1 MAIN Domain
          1.        95
          2.        96
          3.        97
        2. 5.3.16.2 MCU Domain
          1.        99
          2.        100
      18. 5.3.17 MDIO
        1. 5.3.17.1 MAIN Domain
          1.        103
      19. 5.3.18 MMC
        1. 5.3.18.1 MAIN Domain
          1.        106
          2.        107
          3.        108
      20. 5.3.19 OLDI
        1. 5.3.19.1 MAIN Domain
          1.        111
      21. 5.3.20 OSPI
        1. 5.3.20.1 MAIN Domain
          1.        114
      22. 5.3.21 Power Supply
        1.       116
      23. 5.3.22 Reserved
        1.       118
      24. 5.3.23 SERDES
        1. 5.3.23.1 MAIN Domain
          1.        121
          2.        122
          3.        123
      25. 5.3.24 System and Miscellaneous
        1. 5.3.24.1 Boot Mode Configuration
          1. 5.3.24.1.1 MAIN Domain
            1.         127
        2. 5.3.24.2 Clock
          1. 5.3.24.2.1 MCU Domain
            1.         130
          2. 5.3.24.2.2 WKUP Domain
            1.         132
        3. 5.3.24.3 System
          1. 5.3.24.3.1 MAIN Domain
            1.         135
          2. 5.3.24.3.2 MCU Domain
            1.         137
          3. 5.3.24.3.3 WKUP Domain
            1.         139
        4. 5.3.24.4 VMON
          1.        141
      26. 5.3.25 TIMER
        1. 5.3.25.1 MAIN Domain
          1.        144
        2. 5.3.25.2 MCU Domain
          1.        146
        3. 5.3.25.3 WKUP Domain
          1.        148
      27. 5.3.26 UART
        1. 5.3.26.1 MAIN Domain
          1.        151
          2.        152
          3.        153
          4.        154
          5.        155
          6.        156
          7.        157
        2. 5.3.26.2 MCU Domain
          1.        159
        3. 5.3.26.3 WKUP Domain
          1.        161
      28. 5.3.27 USB
        1. 5.3.27.1 MAIN Domain
          1.        164
          2.        165
    4. 5.4 Pin Connectivity Requirements
  7. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 ESD Ratings for AEC - Q100 Qualified Devices in the AMW Package
    3. 6.3 Power-On Hours (POH)
    4. 6.4 Recommended Operating Conditions
    5. 6.5 Operating Performance Points
    6. 6.6 Electrical Characteristics
      1. 6.6.1 I2C Open-Drain, and Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 6.6.2 Fail-Safe Reset (FS RESET) Electrical Characteristics
      3. 6.6.3 High-Frequency Oscillator (HFOSC) Electrical Characteristics
      4. 6.6.4 Low-Frequency Oscillator (LFXOSC) Electrical Characteristics
      5. 6.6.5 SDIO Electrical Characteristics
      6. 6.6.6 LVCMOS Electrical Characteristics
      7. 6.6.7 CSI-2 (D-PHY) Electrical Characteristics
      8. 6.6.8 USB2PHY Electrical Characteristics
      9. 6.6.9 DDR Electrical Characteristics
    7. 6.7 VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 6.7.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 6.7.2 Hardware Requirements
      3. 6.7.3 Programming Sequence
      4. 6.7.4 Impact to Your Hardware Warranty
    8. 6.8 Thermal Resistance Characteristics
      1. 6.8.1 Thermal Resistance Characteristics for AMW Package TBD
    9. 6.9 Timing and Switching Characteristics
      1. 6.9.1 Timing Parameters and Information
      2. 6.9.2 Power Supply Requirements
        1. 6.9.2.1 Power Supply Slew Rate Requirement
        2. 6.9.2.2 Power Supply Sequencing
          1. 6.9.2.2.1 Power-Up Sequencing
          2. 6.9.2.2.2 Power-Down Sequencing
          3. 6.9.2.2.3 Partial IO Power Sequencing
      3. 6.9.3 System Timing
        1. 6.9.3.1 Reset Timing
        2. 6.9.3.2 Error Signal Timing
        3. 6.9.3.3 Clock Timing
      4. 6.9.4 Clock Specifications
        1. 6.9.4.1 Input Clocks / Oscillators
          1. 6.9.4.1.1 MCU_OSC0 Internal Oscillator Clock Source
            1. 6.9.4.1.1.1 Load Capacitance
            2. 6.9.4.1.1.2 Shunt Capacitance
          2. 6.9.4.1.2 MCU_OSC0 LVCMOS Digital Clock Source
          3. 6.9.4.1.3 WKUP_LFOSC0 Internal Oscillator Clock Source
          4. 6.9.4.1.4 WKUP_LFOSC0 LVCMOS Digital Clock Source
          5. 6.9.4.1.5 WKUP_LFOSC0 Not Used
        2. 6.9.4.2 Output Clocks
        3. 6.9.4.3 PLLs
        4. 6.9.4.4 Recommended System Precautions for Clock and Control Signal Transitions
      5. 6.9.5 Peripherals
        1. 6.9.5.1  ATL
          1. 6.9.5.1.1 ATL_PCLK Timing Requirements
          2. 6.9.5.1.2 ATL_AWS[x] Timing Requirements
          3. 6.9.5.1.3 ATL_BWS[x] Timing Requirements
          4. 6.9.5.1.4 ATCLK[x] Switching Characteristics
        2. 6.9.5.2  CPSW3G
          1. 6.9.5.2.1 CPSW3G MDIO Timing
          2. 6.9.5.2.2 CPSW3G RMII Timing
          3. 6.9.5.2.3 CPSW3G RGMII Timing
        3. 6.9.5.3  CPTS
        4. 6.9.5.4  CSI-2
        5. 6.9.5.5  CSI-2 TX
        6. 6.9.5.6  DDRSS
        7. 6.9.5.7  DSS
        8. 6.9.5.8  ECAP
        9. 6.9.5.9  Emulation and Debug
          1. 6.9.5.9.1 Trace
          2. 6.9.5.9.2 JTAG
        10. 6.9.5.10 EPWM
        11. 6.9.5.11 EQEP
        12. 6.9.5.12 GPIO
        13. 6.9.5.13 GPMC
          1. 6.9.5.13.1 GPMC and NOR Flash — Synchronous Mode
          2. 6.9.5.13.2 GPMC and NOR Flash — Asynchronous Mode
          3. 6.9.5.13.3 GPMC and NAND Flash — Asynchronous Mode
        14. 6.9.5.14 I2C
        15. 6.9.5.15 MCAN
        16. 6.9.5.16 MCASP
        17. 6.9.5.17 MCSPI
          1. 6.9.5.17.1 MCSPI — Controller Mode
          2. 6.9.5.17.2 MCSPI — Peripheral Mode
        18. 6.9.5.18 MMCSD
          1. 6.9.5.18.1 MMC0 - eMMC Interface
            1. 6.9.5.18.1.1  Legacy SDR Mode
            2. 6.9.5.18.1.2  High Speed SDR Mode
            3. 6.9.5.18.1.3  High Speed DDR Mode
            4. 6.9.5.18.1.4  HS200 Mode
            5. 6.9.5.18.1.5  HS400 Mode
            6. 6.9.5.18.1.6  UHS–I SDR12 Mode
            7. 6.9.5.18.1.7  UHS–I SDR25 Mode
            8. 6.9.5.18.1.8  UHS–I SDR50 Mode
            9. 6.9.5.18.1.9  UHS–I DDR50 Mode
            10. 6.9.5.18.1.10 UHS–I SDR104 Mode
          2. 6.9.5.18.2 MMC1/MMC2 - SD/SDIO Interface
            1. 6.9.5.18.2.1 Default Speed Mode
            2. 6.9.5.18.2.2 High Speed Mode
            3. 6.9.5.18.2.3 UHS–I SDR12 Mode
            4. 6.9.5.18.2.4 UHS–I SDR25 Mode
            5. 6.9.5.18.2.5 UHS–I SDR50 Mode
            6. 6.9.5.18.2.6 UHS–I DDR50 Mode
            7. 6.9.5.18.2.7 UHS–I SDR104 Mode
        19. 6.9.5.19 OSPI
          1. 6.9.5.19.1 OSPI0 PHY Mode
            1. 6.9.5.19.1.1 OSPI0 With PHY Data Training
            2. 6.9.5.19.1.2 OSPI0 Without Data Training
              1. 6.9.5.19.1.2.1 OSPI0 PHY SDR Timing
              2. 6.9.5.19.1.2.2 OSPI0 PHY DDR Timing
          2. 6.9.5.19.2 OSPI0 Tap Mode
            1. 6.9.5.19.2.1 OSPI0 Tap SDR Timing
            2. 6.9.5.19.2.2 OSPI0 Tap DDR Timing
        20. 6.9.5.20 PCIe
        21. 6.9.5.21 Timers
        22. 6.9.5.22 UART
        23. 6.9.5.23 USB
  8. 7 Detailed Description
    1. 7.1 Overview
  9. 8 Applications, Implementation, and Layout
    1. 8.1 Device Connection and Layout Fundamentals
      1. 8.1.1 Power Supply
        1. 8.1.1.1 Power Distribution Network Implementation Guidance
      2. 8.1.2 External Oscillator
      3. 8.1.3 JTAG, EMU, and TRACE
      4. 8.1.4 Unused Pins
    2. 8.2 Peripheral- and Interface-Specific Design Information
      1. 8.2.1 LPDDR4 Board Design and Layout Guidelines
      2. 8.2.2 OSPI/QSPI/SPI Board Design and Layout Guidelines
        1. 8.2.2.1 No Loopback, Internal PHY Loopback, and Internal Pad Loopback
        2. 8.2.2.2 External Board Loopback
        3. 8.2.2.3 DQS (only available in Octal SPI devices)
      3. 8.2.3 USB VBUS Design Guidelines
      4. 8.2.4 System Power Supply Monitor Design Guidelines
      5. 8.2.5 High Speed Differential Signal Routing Guidance
      6. 8.2.6 Thermal Solution Guidance
    3. 8.3 Clock Routing Guidelines
      1. 8.3.1 Oscillator Routing
  10. 9 Device and Documentation Support
    1. 9.1 Device Nomenclature
      1. 9.1.1 Standard Package Symbolization
      2. 9.1.2 Device Naming Convention
    2. 9.2 Tools and Software
    3. 9.3 Documentation Support
    4. 9.4 Support Resources
    5. 9.5 Trademarks
    6. 9.6 Electrostatic Discharge Caution
    7. 9.7 Glossary
  11. 10Revision History
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AMW|594
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ コア：

  • 最大 1.4GHz、クワッド 64 ビットまでの Arm®Cortex®-A53 マイクロプロセッサ サブシステム
    • SECDED ECC 付き 512KB L2 共有キャッシュを搭載したクワッド コア Cortex-A53 クラスタ
    • 各 A53 コアには、SECDED ECC を備えた 32KB L1 D キャッシュおよびパリティ保護を備えた 32KB L1 I キャッシュを搭載
  • MCU チャネルの一部として統合され、最大 800MHz で動作するシングル コア Arm®Cortex®-R5F、FFI 付き
    • 32KB の I キャッシュと 32KB の L1 D キャッシュ、64KB TCM (全メモリに SECDED ECC 付き)
    • 512KB の SRAM (SECDED ECC 付き)
  • デバイス管理をサポートするために集積化された、最大 800MHz、シングル コア Arm®Cortex®-R5F
    • 32KB の I キャッシュと 32KB の L1 D キャッシュ、64KB TCM (全メモリに SECDED ECC 付き)
  • ランタイム管理をサポートするために集積化された、最大 800MHz、シングル コア Arm®Cortex®-R5F
    • 32KB の I キャッシュと 32KB の L1 D キャッシュ、64KB TCM (全メモリに SECDED ECC 付き)
  • 2 つのディープ ラーニング アクセラレータ (合計最大 4TOPS)、それぞれに次の機能を搭載
    • C7x 浮動小数点、1.0GHz、最大 40GFLOPS、256 ビット ベクタ DSP
    • マトリクス乗算アクセラレータ (MMA)、1.0GHz で最大 2 演算/秒 (TOPS) (8b)
    • SECDED ECC を備えた 32KB L1 D キャッシュ、およびパリティ保護を備えた 64KB L1 I キャッシュを搭載
    • 2.25MB の L2 SRAM (SECDED ECC 付き)
  • 深度およびモーション処理アクセラレータ (DMPAC)
    • 高密度オプティカル フロー (DOF) アクセラレータ
    • ステレオ ディスパリティー エンジン (SDE) アクセラレータ
  • 画像信号プロセッサ (ISP) と複数のビジョン支援アクセラレータによるビジョン処理アクセラレータ (VPAC)：
    • 600 MP/s ISP
    • 12 ビット RGB-IR をサポート
    • 最大 16 ビットの入力 RAW 形式をサポート
    • 最大 4096 のラインをサポート
    • ワイド ダイナミック レンジ (WDR)、レンズ歪み補正 (LDC)、ビジョン イメージング サブシステム (VISS)、マルチスカラ (MSC) のサポート
      • 出力カラー フォーマット：8 ビット、12 ビット、YUV 4:2:2、YUV 4:2:0、RGB、HSV/HSL

マルチメディア：

  • ディスプレイ サブシステム
    • OLDI (LVDS) (1x OLDI-DL、1x または 2x OLDI-SL)、DSI または DPI 経由でトリプル ディスプレイをサポート
      • OLDI-SL (シングル リンク)：60fps で最大 1920 × 1080 (165MHz ピクセル クロック)
      • OLDI-DL (デュアル リンク)：60fps で最大 3840 × 1080 (150MHz ピクセル クロック)
      • MIPI® DSI：4 レーン MIPI® D-PHY は 60fps で最大 3840 × 1080 (300MHz ピクセル クロック) をサポート
      • DPI (24 ビット RGB パラレル インターフェイス)：60fps で最大 1920 × 1080 (165MHz ピクセル クロック)
    • ハードウェア オーバーレイを搭載した 4 つのディスプレイ パイプライン サポート。ディスプレイごとに最大 2 つのディスプレイ パイプラインを使用できます。
    • 凍結フレーム検出やデータ修正チェックなどの安全機能をサポート
  • 3D グラフィックス処理ユニット (TDA4VEN)
    • IMG BXS-4-64、256KB キャッシュ付き
    • 最大 50GFLOPS
    • シングル シェーダー コア
    • OpenGL ES3.2 および Vulkan 1.2 API サポート
  • 4 つの CSI-2 (カメラ シリアル インターフェイス) レシーバ、4 レーン D-PHY 付き
    • MIPI® CSI-2 v1.3 準拠 + MIPI® D-PHY 1.2
    • 各レーンで最大 2.5Gbps の 1、2、3、4 データ レーン モードをサポート
    • CRC チェック + RAM 上の ECC による ECC 検証 / 訂正
    • 仮想チャネルのサポート (最大 16)
    • DMA 経由で DDR にストリーム データを直接書き込む機能
  • 4 レーン D-PHY を備えた 1 つの CSI2.0 トランスミッタ（ MIPI DSI と共有）
  • ビデオ エンコーダ / デコーダ
    • HEVC (H.265) メイン プロファイルをレベル 5.1 上位層でサポート
    • H.264 ベースライン / メイン / ハイ プロファイルをレベル 5.2 でサポート
    • 最大 4K の UHD 解像度をサポート
      (3840 × 2160)
      • 最大 400MPixels/s の動作

メモリ サブシステム：

  • 主要なプロセッシングコア専用のオンチップ RAM
    • 最大 256KB のオンチップ RAM (OCRAM)、SECDED ECC 付き
    • SMS サブシステムに SECDED ECC を搭載した 256KB のオンチップ RAM
    • Cortex-R5F MCU サブシステムに SECDED ECC を搭載した 512KB のオンチップ RAM
    • R5F デバイス マネージャ サブシステムに SECDED ECC を搭載した 64KB のオンチップ RAM
    • R5F ランタイム マネージャ サブシステムに SECDED ECC を搭載した 64KB のオンチップ RAM
    • C7x ディープ ラーニング アクセラレータに SECDED ECC を搭載した 2.25MB の L2 SRAM (合計最大 4.5MB)
  • DDR サブシステム (DDRSS)
    • LPDDR4 メモリ タイプをサポート
    • インライン ECC 付きの 32 ビット データ バス
    • 最高 4000MT/s の速度をサポート
    • 最大 LPDDR4 サイズ：8GB

機能安全：

  • 機能安全準拠車載用製品向け (一部の部品番号でのみ対応)
    • 機能安全アプリケーション向けに開発
    • ISO 26262 機能安全システム設計を支援するドキュメントを準備中
    • ASIL D までの決定論的対応能力を対象とする
    • ASIL B までを対象とするハードウェア インテグリティ
    • 安全関連の認証
      • ISO 26262 予定
  • AEC - Q100 認定済み

セキュリティ：

  • セキュア ブート対応
    • ハードウェアで強化された RoT (Root-of-Trust：信頼の基点)
    • バックアップ キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 信頼できる実行環境 (TEE) に対応
    • Arm TrustZone® をベースとする TEE
    • 分離用の広範なファイアウォール サポート
    • セキュアなウォッチドッグ / タイマ / IPC
    • セキュアなストレージのサポート
    • リプレイ保護メモリ ブロック (RPMB) のサポート
  • ユーザー プログラマブルな HSM コアと専用セキュリティ DMA & IPC サブシステムの搭載により分離処理を実現した専用セキュリティ コントローラ
  • 暗号化アクセラレーションに対応
    • 受信データ ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
  • 暗号化コアをサポート
    • AES - 128/192/256 ビットのキー サイズ
    • SHA2 - 224/256/384/512 ビットのキー サイズ
    • DRBG と真性乱数発生器
    • セキュア ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ アクセス
    • セキュリティ対応のデバッグ

高速インターフェイス：

  • PCI-Express® Gen3 シングル レーン コントローラ (PCIE)
    • Gen1 (2.5GT/s)、Gen2 (5.0GT/s)、Gen3 (8.0GT/s) で動作 (オート ネゴシエーション付き)
  • 次の機能をサポートするイーサネット スイッチを内蔵 (合計 2 つの外部ポート)
    • RMII(10/100) または RGMII (10/100/1000) または SGMII (1Gbps)
    • IEEE1588 (Annex D、Annex E、Annex F と 802.1AS PTP)
    • Clause 45 MDIO PHY 管理
    • ALE エンジン (512 の分類子) に基づくパケット分類器
    • プライオリティ ベースのフロー制御
    • タイム センシティブ ネットワーキング (TSN) のサポート
    • 4 個の CPU ハードウェア割り込みペーシング
    • ハードウェアの IP/UDP/TCP チェックサム オフロード
  • USB3.1-Gen1 ポート
    • 1 つの Enhanced SuperSpeed Gen1 ポート
    • USB ホスト、USB ペリフェラル、USB デュアルロール デバイスとして構成可能なポート
    • USB VBUS 検出機能を内蔵
  • USB2.0 ポート
    • USB ホスト、USB ペリフェラル、USB デュアルロール デバイス (DRD モード) として構成可能なポート
    • USB VBUS 検出機能を内蔵

一般的なコネクティビティと車載用インターフェイス：

  • 9 個のユニバーサル非同期レシーバ トランスミッタ (UART)
  • 5 個のシリアル ペリフェラル インターフェイス (SPI) コントローラ
  • 7 個の I2C (Inter-Integrated Circuit) ポート
  • 5 個のマルチチャネル オーディオ シリアル ポート (McASP)
  • 汎用 I/O (GPIO) では、すべての LVCMOS I/O を GPIO として構成可能
  • 4 個のコントローラ エリア ネットワーク (CAN) モジュール、CAN-FD をサポート

メディアおよびデータ ストレージ：

  • 3 個の Secure Digital® (SD®) (4b+4b+8b) インターフェイス
    • 1 個の 8 ビット eMMC インターフェイス、最大速度 HS200
    • 2 個の 4 ビット SD/SDIO インターフェイス、最大 UHS-I
    • eMMC 5.1、SD 3.0、SDIO バージョン 3.0 に準拠
  • 最大 133MHz の 1 つの汎用メモリ コントローラ (GPMC)
  • DDR/SDR をサポートする OSPI/QSPI
    • シリアル NAND およびシリアル NOR フラッシュをサポート
    • 4GBytes のメモリ アドレスをサポート
    • オプションのオンザフライ暗号化を備えた XIP モード

テクノロジ / パッケージ：

  • 16nm FinFET テクノロジ
  • 18mm × 18mm、0.65mm ピッチ、VCA 付き、594 ピン FCBGA (AMW)

コンパニオン パワー マネージメント ソリューション：

  • ASIL-B または SIL-2 までの機能安全準拠サポート
  • TPS6522x PMIC
  • TPS6287x スタッカブル、高速過渡降圧