JAJSC99B December   2012  – December 2015 TLC6C5912-Q1

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 ピン構成および機能
  6. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD定格
    3. 6.3 推奨動作条件
    4. 6.4 熱特性について
    5. 6.5 電気的特性
    6. 6.6 スイッチング特性
    7. 6.7 代表的特性
  7. 7 パラメータ測定情報
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 サーマル・シャットダウン
      2. 8.3.2 シリアル・イン・インターフェイス
      3. 8.3.3 レジスタのクリア
      4. 8.3.4 SER OUTによるカスケード接続
      5. 8.3.5 出力制御
    4. 8.4 デバイスの機能モード
      1. 8.4.1 VCC < 3Vでの動作
      2. 8.4.2 5.5V ≤ VCC ≤ 8Vでの動作
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 コミュニティ・リソース
    2. 12.2 商標
    3. 12.3 静電気放電に関する注意事項
    4. 12.4 用語集
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

7 パラメータ測定情報

TLC6C5912-Q1 Res-Load_Test_SLIS141.gif
A. CLには、プローブとジグの容量が含まれます。
Figure 11. 抵抗性負荷テスト回路
TLC6C5912-Q1 Voltage_Waveforms_SLIS141.gif Figure 12. 電圧波形

Figure 11およびFigure 12は、抵抗性負荷テスト回路と電圧波形を示したものです。Figure 12から、GがLOWに保持され、CLRがHIGHに保持された状態で、各ドレインのステータスはレジスタ・クロックの立ち上がりエッジで変化し、その時点で出力バッファへデータが転送されることを示すのが確認できます。