Texas Instruments의 데이터 시트에서는 연산 증폭기의 주파수 특성과 관련해서 다음의 다섯 가지 파라미터를 만나실 수 있습니다:

• 단위 이득 대역폭(B₁)
• 이득 대역폭 곱(GBW)
• 단위 이득일 때 위상 마진(φm)
• 이득 마진
• 최대 출력 스윙 대역폭(B_OM)

단위 이득 대역폭(B1)과 이득 대역폭 곱(B₁)은 비슷합니다. B₁은 연산 증폭기의 AVD가 1인 주파수를 말합니다:

GBW는 개방 루프 구성으로 출력을 구동했을 때 연산 증폭기의 이득-대역폭 곱을 말합니다:

단위 이득일 때 위상 마진(fm)은 단위 이득일 때의 위상 편이와 180° 사이에 차를 말합니다:

이득 마진은 단위 이득과 180° 위상 편이일 때 이득 사이의 차입니다:

최대 출력 스윙 대역폭(B_OM)은 출력이 지정된 값을 넘는 대역폭을 말합니다:

BOM을 제한하는 요인은 slew rate입니다. 주파수가 높아질수록 출력이 slew rate에 의해서 제한되고 지정된 출력 전압 스윙을 유지하기 위해서 충분히 재빨리 응답하지 못합니다.

연산 증폭기를 안정적으로 만들기 위해서 온칩 상으로 이차 스테이지로 커패시터 CC를 포함하고 있습니다(그림 4-1). 이러한 방식의 주파수 보상을 우성 극점 보상이라고 합니다. 기본적인 취지는 출력이 180° 위상 편이를 하기 앞서 연산 증폭기의 개방 루프 이득을 단위 이득으로 떨어트리는 것입니다. 그림 4-1는 매우 간소화한 것임을 기억하십시오. 실제 연산 증폭기 내에는 다른 주파수 형성 요소들이 존재합니다. 그림 5-11는 텍사스 인스트루먼트 데이터 시트에 일반적으로 제시된 내부 보상 연산 증폭기에 대한 일반적인 게인 대 주파수 플롯을 보여줍니다. 그림 5-12은 동일한 정보를 보여주는 것인데, 편의상 위상 축을 이동시킨 것입니다.

앞서 언급했듯이 AVD가 주파수에 따라서 감소한다는 것을 볼 수 있습니다. 특정 주파수 대역으로 정밀한 이득을 요구하는 경우에 AVD(그러므로 B1 또는 GBW)가 설계 문제가 될 수 있습니다. 공식 방정식 16에 따라서 비반전 증폭기의 루프 이득을 다음과 같이 구할 수 있습니다:

방정식 41.

적합한 저항을 선택해서 회로의 이득을 제어할 수 있습니다. 이 공식에서 1/ab 항을 오차 요인으로 볼 수 있습니다. 모든 해당되는 주파수로 a 또는 A_VD가 1/b와 비교해서 크지 않는 한, a가 회로 이득으로 원치 않는 영향을 미칠 수 있습니다.

위상 마진(φm)과 이득 마진은 서로 다른 방식으로 회로 안정성을 나타냅니다. 레일-to-레일 출력 연산 증폭기는 출력 임피던스가 높으므로, 용량성 부하를 구동할 때 상당한 위상 편이가 발생됩니다. 이러한 추가적인 위상 편이는 위상 마진을 깎아먹고, 이러한 이유에서 레일-to-레일 출력을 사용하는 대부분의 CMOS 연산 증폭기는 용량성 부하를 구동하는 능력이 제한됩니다.

그림 5-11 일반적인 큰 신호 차동 전압 증폭 및 위상 변이 vs. 주파수

그림 5-12 쉽게 판독할 수 있는 전압 증폭 및 위상 변이 vs. 주파수 그래프