제품 상세 정보

Function Single-loop PLL Number of outputs 5 Output frequency (min) (MHz) 0 Output frequency (max) (MHz) 1500 Input type LVCMOS (REF_CLK), LVPECL (VCXO_CLK) Output type LVCMOS, LVPECL Supply voltage (min) (V) 3 Supply voltage (max) (V) 3.6 Features Programmable Delay Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Single-loop PLL Number of outputs 5 Output frequency (min) (MHz) 0 Output frequency (max) (MHz) 1500 Input type LVCMOS (REF_CLK), LVPECL (VCXO_CLK) Output type LVCMOS, LVPECL Supply voltage (min) (V) 3 Supply voltage (max) (V) 3.6 Features Programmable Delay Rating Catalog Operating temperature range (°C) -40 to 85 Number of input channels 2
BGA (ZVA) 64 64 mm² 8 x 8 VQFN (RGZ) 48 49 mm² 7 x 7
  • High Performance LVPECL and LVCMOS PLL Clock Synchronizer
  • Two Reference Clock Inputs (Primary and Secondary Clock) for Redundancy Support With Manual or Automatic Selection
  • Accepts LVCMOS Input Frequencies up to 200 MHz
  • VCXO_IN Clock is Synchronized to One of the Two Reference Clocks
  • VCXO_IN Frequencies Up to 2.2 GHz (LVPECL)
  • Outputs Can Be a Combination of LVPECL and LVCMOS (Up to Five Differential LVPECL Outputs or up to 10 LVCMOS Outputs)
  • Output Frequency is Selectable by ×1, /2, /3, /4, /6, /8, /16 on Each Output Individually
  • Efficient Jitter Cleaning From Low PLL Loop Bandwidth
  • Low Phase Noise PLL Core
  • Programmable Phase Offset (PRI_REF and SEC_REF to Outputs)
  • Wide Charge Pump Current Range From
    200 µA to 3 mA
  • Dedicated Charge Pump Supply (VCC_CP) for Wide Tuning Voltage Range VCOs
  • Presets Charge Pump to VCC_CP/2 for Fast Center-Frequency Setting of VC(X)O
  • Analog and Digital PLL Lock Indication
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals (VCXO_IN)
  • Frequency Hold-Over Mode Improves Fail-Safe Operation
  • Power-up Control Forces LVPECL Outputs to 3-State at VCC < 1.5 V
  • SPI Controllable Device Setting
  • 3.3-V Power Supply
  • Packaged in 64-Pin BGA (0.8 mm Pitch – ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C
  • High Performance LVPECL and LVCMOS PLL Clock Synchronizer
  • Two Reference Clock Inputs (Primary and Secondary Clock) for Redundancy Support With Manual or Automatic Selection
  • Accepts LVCMOS Input Frequencies up to 200 MHz
  • VCXO_IN Clock is Synchronized to One of the Two Reference Clocks
  • VCXO_IN Frequencies Up to 2.2 GHz (LVPECL)
  • Outputs Can Be a Combination of LVPECL and LVCMOS (Up to Five Differential LVPECL Outputs or up to 10 LVCMOS Outputs)
  • Output Frequency is Selectable by ×1, /2, /3, /4, /6, /8, /16 on Each Output Individually
  • Efficient Jitter Cleaning From Low PLL Loop Bandwidth
  • Low Phase Noise PLL Core
  • Programmable Phase Offset (PRI_REF and SEC_REF to Outputs)
  • Wide Charge Pump Current Range From
    200 µA to 3 mA
  • Dedicated Charge Pump Supply (VCC_CP) for Wide Tuning Voltage Range VCOs
  • Presets Charge Pump to VCC_CP/2 for Fast Center-Frequency Setting of VC(X)O
  • Analog and Digital PLL Lock Indication
  • Provides VBB Bias Voltage Output for Single-Ended Input Signals (VCXO_IN)
  • Frequency Hold-Over Mode Improves Fail-Safe Operation
  • Power-up Control Forces LVPECL Outputs to 3-State at VCC < 1.5 V
  • SPI Controllable Device Setting
  • 3.3-V Power Supply
  • Packaged in 64-Pin BGA (0.8 mm Pitch – ZVA) or 48-Pin QFN (RGZ)
  • Industrial Temperature Range –40°C to 85°C

The CDCM7005 is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O

VC(X)O_IN clock operates up to 2.2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.

The CDCM7005 can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005 are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The built in synchronization latches ensure that all outputs are synchronized for low output skew.

All device settings, like outputs signaling, divider value, and input selection are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.

The device operates in 3.3-V environment and is characterized for operation from –40°C to 85°C.

The CDCM7005 is a high-performance, low phase noise and low skew clock synchronizer that synchronizes a VCXO (voltage controlled crystal oscillator) or VCO (voltage controlled oscillator) frequency to one of the two reference clocks. The programmable pre-divider M and the feedback-dividers N and P give a high flexibility to the frequency ratio of the reference clock to VC(X)O

VC(X)O_IN clock operates up to 2.2 GHz. Through the selection of external VC(X)O and loop filter components, the PLL loop bandwidth and damping factor can be adjust to meet different system requirements.

The CDCM7005 can lock to one of two reference clock inputs (PRI_REF and SEC_REF), supports frequency hold-over mode and fast-frequency-locking for fail-safe and increased system redundancy. The outputs of the CDCM7005 are user definable and can be any combination of up to five LVPECL outputs or up to 10 LVCMOS outputs. The built in synchronization latches ensure that all outputs are synchronized for low output skew.

All device settings, like outputs signaling, divider value, and input selection are programmable by SPI (3-wire serial peripheral interface). SPI allows individually control of the device settings.

The device operates in 3.3-V environment and is characterized for operation from –40°C to 85°C.

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기술 자료

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유형 직함 날짜
* Data sheet CDCM7005 3.3-V High Performance Clock Synchronizer and Jitter Cleaner datasheet (Rev. G) PDF | HTML 2017/08/16
* Radiation & reliability report CDCM7005MHFG-V Radiation Test Report 2014/11/12
EVM User's guide TSW3070EVM: Amplifier Interface to Current Sink DAC - (Rev. A) 2016/05/23
User guide GC5325 System Evaluation Kit (Rev. F) 2011/04/20
Application note TLK313x/CDCM7005 Multi-hop Performance 2009/11/01
EVM User's guide TSW4100EVM User's Guide (Rev. A) 2008/09/16
Product overview TSW3003: RF Transmit Signal Chain Demonstration Kit Bulletin 2006/09/28
User guide CDCM7005 (BGA Package) Evaluation Module Manual (Rev. A) 2005/12/19
EVM User's guide CDCM7005 (QFN Package) EVM Users Guide (Rev. A) 2005/12/19
Application note Phase Noise/Phase Jitter Performance of CDCM7005 2005/07/26
EVM User's guide CDCM7005 (QFN Package) EVM Manual 2005/07/14
User guide CDCM7005 (BGA Package) Evaluation Module Manual 2005/06/27

설계 및 개발

추가 조건 또는 필수 리소스는 사용 가능한 경우 아래 제목을 클릭하여 세부 정보 페이지를 확인하세요.

평가 보드

ADS5474EVM — ADS5474 14비트 400MSPS ADC 평가 모듈

ADS5474EVM은 설계자가 텍사스 인스트루먼트 ADS5474 장치, 14비트 400  ADC를 평가할 수 있는 회로 기판입니다. 제품에 논리 분석기 분리 보드가 들어 있어 Agilent E5405A 또는 Tektronix P6980 터치리스 프로브를 사용해 ADC의 LVDS 출력을 직접 캡처할 수 있습니다.

사용 설명서: PDF
TI.com에서 구매 불가
평가 보드

DAC5688EVM — DAC5688 평가 모듈

The DAC5688EVM is a circuit board that allows designers to evaluate the performance of Texas Instruments' dual-channel 16-bit 800 MSPS digital-to-analog converter (DAC) with wideband LVDS data input, integrated 2x/4x/8x interpolation filters, on-board clock multiplier and PLL, 32-bit NCO and (...)

사용 설명서: PDF
TI.com에서 구매 불가
시뮬레이션 모델

CDCM7005 IBIS Model RGZ PKG With PKG Parasitics at 1kHz

SCAC062.ZIP (37 KB) - IBIS Model
시뮬레이션 모델

CDCM7005 IBIS Model RGZ PKG With PKG Parasitics at 2GHz (Rev. B)

SCAC061B.ZIP (43 KB) - IBIS Model
시뮬레이션 모델

CDCM7005 IBIS Model ZVA PKG With PKG Parasitics at 2GHz

SCAC060.ZIP (37 KB) - IBIS Model
계산 툴

CDC-CDCM7005-CALC — CDC7005 및 CDCM7005 PLL 루프 대역폭 계산기

This tool helps to determine the right divider values (M, N & P) and to choose the filter type and components. This calculator will help to find out the appropriate loop bandwidth, phase margin, jitter peaking, etc. just varying the loop parameters like PFD frequency, filter components, Charge pump (...)
설계 툴

CLOCK-TREE-ARCHITECT — 클록 트리 아키텍트 프로그래밍 소프트웨어

Clock tree architect is a clock tree synthesis tool that streamlines your design process by generating clock tree solutions based on your system requirements. The tool pulls data from an extensive database of clocking products to generate a system-level multi-chip clocking solution.
거버(Gerber) 파일

CDCM7005BGA EVM Gerber Files

SCAC064.ZIP (669 KB)
거버(Gerber) 파일

CDCM7005QFN EVM Gerber Files

SCAC065.ZIP (567 KB)
시뮬레이션 툴

PSPICE-FOR-TI — TI 설계 및 시뮬레이션 툴용 PSpice®

TI용 PSpice®는 아날로그 회로의 기능을 평가하는 데 사용되는 설계 및 시뮬레이션 환경입니다. 완전한 기능을 갖춘 이 설계 및 시뮬레이션 제품군은 Cadence®의 아날로그 분석 엔진을 사용합니다. 무료로 제공되는 TI용 PSpice에는 아날로그 및 전력 포트폴리오뿐 아니라 아날로그 행동 모델에 이르기까지 업계에서 가장 방대한 모델 라이브러리 중 하나가 포함되어 있습니다.

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TIDA-01187 — LIDAR-고속 데이터 컨버터를 사용하는 펄스 ToF(Time of Flight) 레퍼런스 디자인

Time-of-flight (ToF) optical methods for measuring distance with high precision are utilized in a variety of applications, such as laser safety scanners, range finders, drones, and guidance systems. This design details the advantages of a high-speed data-converter-based solution, including target (...)
Design guide: PDF
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레퍼런스 디자인

TIDA-00075 — 광대역 및 고전압 임의 파형 제너레이터 프론트 엔드

이 디자인은 DAC5682Z의 전류 싱크 출력과 액티브 인터페이스를 사용하는 방법을 보여줍니다. 이를 위한 일반적인 애플리케이션으로는 임의 파형 제너레이터용 프론트 엔드가 있습니다. EVM에는 디지털-아날로그 변환을 위한 DAC5682Z, 광대역 연산 증폭기를 사용하여 액티브 인터페이스 구현을 시연하기 위한 OPA695와 THS3091 및 THS3095가 포함되어 있어 넓은 전압 스윙을 지원하는 연산 증폭기를 표시합니다. 또한 보드에 클록 생성을 위한 CDCM7005, VCXO 및 레퍼런스와 전압 조정을 위한 선형 레귤레이터가 (...)
Design guide: PDF
회로도: PDF
패키지 CAD 기호, 풋프린트 및 3D 모델
BGA (ZVA) 64 Ultra Librarian
VQFN (RGZ) 48 Ultra Librarian

주문 및 품질

포함된 정보:
  • RoHS
  • REACH
  • 디바이스 마킹
  • 납 마감/볼 재질
  • MSL 등급/피크 리플로우
  • MTBF/FIT 예측
  • 물질 성분
  • 인증 요약
  • 지속적인 신뢰성 모니터링
포함된 정보:
  • 팹 위치
  • 조립 위치

권장 제품에는 본 TI 제품과 관련된 매개 변수, 평가 모듈 또는 레퍼런스 디자인이 있을 수 있습니다.

지원 및 교육

TI 엔지니어의 기술 지원을 받을 수 있는 TI E2E™ 포럼

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