JAJSVX8A December   2024  – July 2025 AM2752-Q1 , AM2754-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン ダイアグラム
      1. 5.1.1 ANJ ピン配置図
    2. 5.2 ピン属性
      1.      12
      2.      13
    3. 5.3 信号の説明
      1.      15
      2. 5.3.1  ADC
        1.       17
      3. 5.3.2  オーディオ クロック基準
        1.       19
      4. 5.3.3  CPSW
        1.       21
        2.       22
        3.       23
        4.       24
        5.       25
      5. 5.3.4  CPTS
        1.       27
      6. 5.3.5  ECAP
        1.       29
        2.       30
        3.       31
        4.       32
        5.       33
        6.       34
      7. 5.3.6  エミュレーションおよびデバッグ
        1.       36
        2.       37
      8. 5.3.7  EPWM
        1.       39
        2.       40
        3.       41
        4.       42
      9. 5.3.8  GPIO
        1.       44
        2.       45
        3.       46
      10. 5.3.9  HYPERBUS
        1.       48
      11. 5.3.10 I2C
        1.       50
        2.       51
        3.       52
        4.       53
        5.       54
        6.       55
        7.       56
        8.       57
      12. 5.3.11 MCAN
        1.       59
        2.       60
        3.       61
        4.       62
        5.       63
      13. 5.3.12 MCASP
        1.       65
        2.       66
        3.       67
        4.       68
        5.       69
      14. 5.3.13 MLB
        1.       71
      15. 5.3.14 MMC
        1.       73
      16. 5.3.15 OSPI
        1.       75
        2.       76
      17. 5.3.16 電源
        1.       78
      18. 5.3.17 予約済みおよび未接続
        1.       80
      19. 5.3.18 システム、その他
        1.       82
        2.       83
        3.       84
        4.       85
      20. 5.3.19 SPI
        1.       87
        2.       88
        3.       89
        4.       90
        5.       91
      21. 5.3.20 TIMER
        1.       93
        2.       94
      22. 5.3.21 UART
        1.       96
        2.       97
        3.       98
        4.       99
        5.       100
        6.       101
        7.       102
        8.       103
      23. 5.3.22 USB
        1.       105
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  AEC-Q100 デバイスの静電気放電 (ESD)
    3. 6.3  AEC-Q100 認定されていないデバイスの静電気放電 (ESD)
    4. 6.4  電源投入時間 (POH) の概要
    5. 6.5  車載用温度プロファイル
    6. 6.6  推奨動作条件
    7. 6.7  動作性能ポイント
    8. 6.8  消費電力の概略
    9. 6.9  電気的特性
      1. 6.9.1 I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.9.2 フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.9.3 高周波発振器 (MCU_OSC0 および OSC1) の電気的特性
      4. 6.9.4 低周波数発振器 (WKUP_LFOSC0) の電気的特性
      5. 6.9.5 SDIO の電気的特性
      6. 6.9.6 A/D コンバータ (ADC)
      7. 6.9.7 LVCMOS の電気的特性
      8. 6.9.8 USB2PHY の電気的特性
    10. 6.10 ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.10.1 VPP の仕様
      2. 6.10.2 ハードウェア要件
      3. 6.10.3 プログラミング シーケンス
      4. 6.10.4 ハードウェア保証への影響
    11. 6.11 熱抵抗特性
      1. 6.11.1 パッケージの熱特性
    12. 6.12 タイミングおよびスイッチング特性
      1. 6.12.1 タイミング パラメータおよび情報
      2. 6.12.2 電源要件
        1. 6.12.2.1 電源スルーレートの要件
        2. 6.12.2.2 電源シーケンス
          1. 6.12.2.2.1 IO 保持のないパワーアップ シーケンシング
          2. 6.12.2.2.2 IO 保持を使用したパワーアップ シーケンス
          3. 6.12.2.2.3 パワーアップ シーケンス - IO 保持ウェークアップ
          4. 6.12.2.2.4 パワーダウン シーケンス
      3. 6.12.3 システムのタイミング
        1. 6.12.3.1 リセット タイミング
          1.        リセットのタイミング条件
          2.        MCU_PORz のタイミング要件
          3.        145
          4.        RESETSTATz のスイッチング特性
          5.        MCU_RESETz のタイミング要件
          6.        RESETSTATz のスイッチング特性
          7.        EMUx のタイミング要件
          8.        150
          9.        BOOTMODE のタイミング要件
        2. 6.12.3.2 エラー信号タイミング
          1.        エラー信号のタイミング条件
          2.        MCU_ERRORn のスイッチング特性
          3. 6.12.3.2.1 155
        3. 6.12.3.3 クロックのタイミング
          1.        クロックのタイミング条件
          2.        クロックのタイミング要件
          3. 6.12.3.3.1 159
          4.        クロックのスイッチング特性
          5. 6.12.3.3.2 161
      4. 6.12.4 クロック仕様
        1. 6.12.4.1 入力クロック / 発振器
          1. 6.12.4.1.1 MCU_OSC0 および OSC1 内部発振器クロック ソース
            1. 6.12.4.1.1.1 HFOSC (MCU_OSC0 および OSC1) 水晶振動子回路の要件
            2. 6.12.4.1.1.2 HFOSC (MCU_OSC0 および OSC1) のスイッチング特性 - 水晶振動子モード
            3. 6.12.4.1.1.3 負荷容量
            4. 6.12.4.1.1.4 シャント容量
          2. 6.12.4.1.2 MCU_OSC0 および OSC1 LVCMOS デジタル クロック ソース
          3. 6.12.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
            1. 6.12.4.1.3.1 LFOSC (WKUP_LFOSC0) 水晶振動子回路の要件
            2. 6.12.4.1.3.2 LFOSC (WKUP_LFOSC0) のスイッチング特性 - 水晶振動子モード
          4. 6.12.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.12.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 6.12.4.2 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.12.5 ペリフェラル
        1. 6.12.5.1  ATL
          1.        ATL のタイミング条件
          2.        ATL_AWS[x] のタイミング要件
          3.        ATL_BWS[x] のタイミング要件
          4.        ATL_PCLK のタイミング要件
          5.        ATCLK[x] のスイッチング特性
        2. 6.12.5.2  CPSW3G
          1. 6.12.5.2.1 CPSW3G MDIO のタイミング
            1.         CPSW3G MDIO のタイミング条件
            2.         CPSW3G MDIO のタイミング要件
            3.         CPSW3G MDIO のスイッチング特性
            4.         188
          2. 6.12.5.2.2 CPSW3G RMII のタイミング
            1.         CPSW3G RMII のタイミング条件
            2.         CPSW3G RMII[x]_REFCLK のタイミング要件 - RMII モード
            3.         192
            4.         CPSW3G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV、RMII[x]_RXER のタイミング要件 - RMII モード
            5.         194
            6.         CPSW3G RMII[x]_TXD[1:0]、RMII[x]_TXEN のスイッチング特性 - RMII モード
            7.         196
          3. 6.12.5.2.3 CPSW3G RGMII のタイミング
            1.         CPSW3G RGMII のタイミング条件
            2.         CPSW3G RGMII[x]_RCLK のタイミング要件 - RGMII モード
            3.         CPSW3G RGMII[x]_RD[3:0]、RGMII[x]_RCTL のタイミング要件 - RGMII モード
            4.         201
            5.         CPSW3G RGMII[x]_TCLK のスイッチング特性 - RGMII モード
            6.         CPSW3G RGMII[x]_TD[3:0]、RGMII[x]_TCTL のスイッチング特性 - RGMII モード
            7.         204
        3. 6.12.5.3  ECAP
          1.        ECAP のタイミング条件
          2.        ECAP のタイミング要件
          3.        208
          4.        ECAP スイッチング特性
          5.        210
        4. 6.12.5.4  エミュレーションおよびデバッグ
          1. 6.12.5.4.1 トレース
            1.         トレースのタイミング条件
            2.         トレースのスイッチング特性
            3.         215
          2. 6.12.5.4.2 JTAG
            1.         JTAG のタイミング条件
            2.         JTAG のタイミング要件
            3.         JTAG スイッチング特性
            4.         220
        5. 6.12.5.5  EPWM
          1.        EPWM のタイミング条件
          2.        EPWM のタイミング要件
          3.        224
          4.        EPWM スイッチング特性
          5.        226
        6. 6.12.5.6  GPIO
          1.        GPIO のタイミング条件
          2.        GPIO のタイミング要件
          3.        GPIO スイッチング特性
        7. 6.12.5.7  HyperBus
          1.        HyperBus のタイミング条件
          2.        HyperBus のタイミング要件
          3.        HyperBus 166 MHz のスイッチング特性
          4.        HyperBus 100 MHz のスイッチング特性
        8. 6.12.5.8  I2C
        9. 6.12.5.9  MCAN
          1.        MCAN のタイミング条件
          2.        MCAN スイッチング特性
        10. 6.12.5.10 MCASP
          1.        MCASP のタイミング条件
          2.        MCASP のタイミング要件
          3.        243
          4.        MCASP スイッチング特性
          5.        245
        11. 6.12.5.11 MCSPI
          1.        MCSPI のタイミング条件
          2.        MCSPI のタイミング要件 - コントローラ モード
          3.        249
          4.        MCSPI のスイッチング特性 - コントローラ モード
          5.        251
          6.        MCSPI のタイミング要件 - ペリフェラル モード
          7.        253
          8.        MCSPI のスイッチング特性 - ペリフェラル モード
          9.        255
        12. 6.12.5.12 MLB
          1.        MLB のタイミング条件
          2.        MLBCLK の MLB タイミング要件 - 3 ピン
          3.        受信データの MLB タイミング要件 - 3 ピン
          4.        MLB のスイッチング特性 - 3 ピン
          5.        MLBCLK の MLB タイミング要件 - 6 ピン
          6.        受信データの MLB タイミング要件 - 6 ピン
          7.        MLB のスイッチング特性 - 6 ピン
        13. 6.12.5.13 MMCSD
          1. 6.12.5.13.1 MMC0 - eMMC/SDIO インターフェイス
            1.         MMC のタイミング条件
            2.         MMC のタイミング要件 - 3.3V レガシー SDR モード
            3.         268
            4.         MMC のスイッチング特性 - 3.3V レガシー SDR モード
            5.         270
            6.         MMC のタイミング要件 - 3.3V 高速 SDR モード
            7.         272
            8.         MMC のスイッチング特性 - 3.3V 高速 SDR モード
            9.         274
            10.         MMC のタイミング要件 - 1.8V レガシーSDR、UHS-I SDR12 モード
            11.         276
            12.         MMC のスイッチング特性 - 1.8V レガシー SDR、UHS-I SDR12 モード
            13.         278
            14.         MMC のタイミング要件 - 1.8V 高速 SDR、UHS-I SDR25 モード
            15.         280
            16.         MMC のスイッチング特性 - 1.8V 高速 SDR、UHS-I SDR25 モード
            17.         282
            18.         MMC のスイッチング特性 - UHS-I SDR50 モード
            19.         284
            20.         MMC のスイッチング特性 - UHS-I DDR50 モード
            21.         286
            22.         MMC のスイッチング特性 - HS200 モード
            23.         288
        14. 6.12.5.14 OSPI
          1.        OSPI のタイミング条件
          2. 6.12.5.14.1 OSPI0 PHY モード
            1. 6.12.5.14.1.1 PHY データ トレーニング付き OSPI0
              1.          PHY データ トレーニング用の OSPI DLL 遅延マッピング
              2.          OSPI のタイミング要件 - PHY データ トレーニング
              3.          295
              4.          OSPI のスイッチング特性 - PHY データ トレーニング
              5.          297
            2. 6.12.5.14.1.2 データ トレーニングなし OSPI0
              1. 6.12.5.14.1.2.1 OSPI0 PHY SDR のタイミング
                1.           OSPI の DLL 遅延マッピング - PHY SDR タイミング モード
                2.           OSPI のタイミング要件 - PHY SDR モード
                3.           302
                4.           OSPI のスイッチング特性 - PHY SDR モード
                5.           304
          3. 6.12.5.14.2 OSPI0 タップ モード
            1. 6.12.5.14.2.1 OSPI0 タップ SDR のタイミング
              1.          OSPI のタイミング要件 - タップ SDR モード
              2.          308
              3.          OSPI のスイッチング特性 - タップ SDR モード
              4.          310
            2. 6.12.5.14.2.2 OSPI0 タップ DDR のタイミング
              1.          OSPI のタイミング要件 - タップ DDR モード
              2.          313
              3.          OSPI のスイッチング特性 - タップ DDR モード
              4.          315
        15. 6.12.5.15 タイマ
          1.        タイマのタイミング条件
          2.        タイマのタイミング要件
          3.        タイマのスイッチング特性
          4.        320
        16. 6.12.5.16 UART
          1.        UART のタイミング条件
          2.        UART のタイミング要件
          3.        UART スイッチング特性
          4.        325
        17. 6.12.5.17 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 プロセッサ サブシステム
      1. 7.3.1 Arm Cortex-R5F サブシステム
      2. 7.3.2 デバイス / パワー マネージャ
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.1.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.1.2 外部ボードのループバック
        3. 8.2.1.3 DQS (オクタル SPI デバイスでのみ使用可能)
      2. 8.2.2 USB VBUS 設計ガイドライン
      3. 8.2.3 システム電源監視設計ガイドライン
      4. 8.2.4 高速差動信号のルーティング ガイド
      5. 8.2.5 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート リソース
    5. 9.5 商標
    6. 9.6 静電放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ANJ|361
サーマルパッド・メカニカル・データ
発注情報

4 デバイスの比較

表 4-1 に、デバイス間の比較を相違点を強調して示します。

注: 多くの機能に関連付けられている IO 信号は限られた数のピンに多重化されるため、この表に記載されている機能が利用できるかどうかは、共有 IO ピンの使用状況によります。信号機能をピンに割り当てるには、SysConfig ツールを使用する必要があります。これにより、ピン多重化に関連する制限をよりよく理解できます。
表 4-1 デバイスの比較
特長 参照
名		 AM27542 AM27522 AM27521
WKUP_CTRL_MMR_CFG0_JTAG_USER_ID[31:13]
デバイスの「特長」コードごとのレジスタ ビット値 (デバイスの特長の詳細については、デバイスの命名規則 を参照)
プロセッサおよびアクセラレータ
速度グレード 以下を参照動作性能ポイント
MAIN ドメインの ARM Cortex-R5F R5FSS クワッド コア デュアル コア
デバイス管理サブシステム WKUP_R5F シングル コア
ハードウェア セキュリティ モジュール HSM あり
暗号化アクセラレータ セキュリティ あり
C7x 浮動小数点、ベクタ DSP C7x256V DSP デュアル コア シングル コア
非同期オーディオ サンプル レート コンバータ ASRC 2 1
安全およびセキュリティ
AEC-Q100 認定済み Q1 あり (1)
プログラムおよびデータ ストレージ
オンチップ共有メモリ (RAM) OCSRAM 最大 6MB(2) デバイスの命名規則 を参照
R5F 密結合メモリ (TCM) TCM 256KB
ペリフェラル
モジュール式コントローラ エリア ネットワーク インターフェイス、CAN-FD フル サポート MCAN 5
汎用I/O GPIO 最大 177 (最大 21 の IO 保持対応)
集積回路間インターフェイス I2C 8 (3)
マルチチャネル オーディオ シリアル ポート MCASP 5
マルチチャネル シリアル ペリフェラル インターフェイス MCSPI 5
マルチメディア カード / セキュア デジタル インターフェイス MMC/SD 1 個の eMMC (8 ビット) または 1 個の SD/SDIO (4 ビット)
フラッシュ サブシステム (FSS)(4) OSPI/QSPI FSS0 は、追加で OptiFlash、FOTA、および FLC をサポートしています。
FSS1 は、追加で HyperRAM をサポートしています。
ギガビット イーサネット インターフェイス CPSW3G 2 ポート (RGMII/RMII)
汎用タイマー TIMER 22 (メインで 16、WKUPで 2、セキュリティで 4)
拡張パルス幅変調器モジュール EPWM 3
拡張キャプチャ モジュール ECAP 6
汎用非同期レシーバ / トランスミッタ UART 8 (5)
USB2.0 コントローラ (PHY 付き) USB 2.0 1
A/D コンバータ ADC 1
メディア ローカル バス (MOST50) MLB 1
(1) AEC-Q100 認定は、デバイスの命名規則 の車載識別記号 (Q1) 識別子で示されている型番バリアントを選択する場合にのみ適用されます。
(2) オンチップ SRAM の正確な量は、デバイスの命名規則 の SRAM メモリ (f) 識別子で示されているように、型番バリアントによって異なります。
(3) 7 個の I2C インスタンスは MAIN ドメインにあります。1 個の I2C インスタンスは WKUP ドメインにあります。
(4) 2 個のフラッシュ インターフェイス、個別に OSPI または QSPI として構成可能です。FSS0 は OptiFlash、FOTA、および FLC をサポートし、FSS1 は HyperRAM をサポートし、FSS0 と FSS1 は両方とも XIP をサポートします。
(5) 7 個の UART インスタンスは MAIN ドメインにあります。1 個の UART インスタンスは WKUP ドメインにあります。