JAJSOO8C June   2022  – October 2025 AM620-Q1 , AM623 , AM625 , AM625-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
      1.      11
      2.      12
    3. 5.3 信号の説明
      1.      14
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 メイン ドメイン
          1.        17
          2.        18
          3.        19
          4.        20
      3. 5.3.2  CPTS
        1. 5.3.2.1 メイン ドメイン
          1.        23
      4. 5.3.3  CSI-2
        1. 5.3.3.1 メイン ドメイン
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 メイン ドメイン
          1.        29
      6. 5.3.5  DSS
        1. 5.3.5.1 メイン ドメイン
          1.        32
      7. 5.3.6  ECAP
        1. 5.3.6.1 メイン ドメイン
          1.        35
          2.        36
          3.        37
      8. 5.3.7  エミュレーションおよびデバッグ
        1. 5.3.7.1 メイン ドメイン
          1.        40
        2. 5.3.7.2 MCU ドメイン
          1.        42
      9. 5.3.8  EPWM
        1. 5.3.8.1 メイン ドメイン
          1.        45
          2.        46
          3.        47
          4.        48
      10. 5.3.9  EQEP
        1. 5.3.9.1 メイン ドメイン
          1.        51
          2.        52
          3.        53
      11. 5.3.10 GPIO
        1. 5.3.10.1 メイン ドメイン
          1.        56
          2.        57
        2. 5.3.10.2 MCU ドメイン
          1.        59
      12. 5.3.11 GPMC
        1. 5.3.11.1 メイン ドメイン
          1.        62
      13. 5.3.12 I2C
        1. 5.3.12.1 メイン ドメイン
          1.        65
          2.        66
          3.        67
          4.        68
        2. 5.3.12.2 MCU ドメイン
          1.        70
        3. 5.3.12.3 WKUP ドメイン
          1.        72
      14. 5.3.13 MCAN
        1. 5.3.13.1 メイン ドメイン
          1.        75
        2. 5.3.13.2 MCU ドメイン
          1.        77
          2.        78
      15. 5.3.14 MCASP
        1. 5.3.14.1 メイン ドメイン
          1.        81
          2.        82
          3.        83
      16. 5.3.15 MCSPI
        1. 5.3.15.1 メイン ドメイン
          1.        86
          2.        87
          3.        88
        2. 5.3.15.2 MCU ドメイン
          1.        90
          2.        91
      17. 5.3.16 MDIO
        1. 5.3.16.1 メイン ドメイン
          1.        94
      18. 5.3.17 MMC
        1. 5.3.17.1 メイン ドメイン
          1.        97
          2.        98
          3.        99
      19. 5.3.18 OLDI
        1. 5.3.18.1 メイン ドメイン
          1.        102
      20. 5.3.19 OSPI
        1. 5.3.19.1 メイン ドメイン
          1.        105
      21. 5.3.20 電源
        1.       107
      22. 5.3.21 PRUSS
        1. 5.3.21.1 メイン ドメイン
          1.        110
          2.        111
      23. 5.3.22 予約済み
        1.       113
      24. 5.3.23 システム、その他
        1. 5.3.23.1 ブート モードの構成
          1. 5.3.23.1.1 メイン ドメイン
            1.         117
        2. 5.3.23.2 クロック
          1. 5.3.23.2.1 MCU ドメイン
            1.         120
          2. 5.3.23.2.2 WKUP ドメイン
            1.         122
        3. 5.3.23.3 システム
          1. 5.3.23.3.1 メイン ドメイン
            1.         125
          2. 5.3.23.3.2 MCU ドメイン
            1.         127
          3. 5.3.23.3.3 WKUP ドメイン
            1.         129
        4. 5.3.23.4 VMON
          1.        131
      25. 5.3.24 TIMER
        1. 5.3.24.1 メイン ドメイン
          1.        134
        2. 5.3.24.2 MCU ドメイン
          1.        136
        3. 5.3.24.3 WKUP ドメイン
          1.        138
      26. 5.3.25 UART
        1. 5.3.25.1 メイン ドメイン
          1.        141
          2.        142
          3.        143
          4.        144
          5.        145
          6.        146
          7.        147
        2. 5.3.25.2 MCU ドメイン
          1.        149
        3. 5.3.25.3 WKUP ドメイン
          1.        151
      27. 5.3.26 USB
        1. 5.3.26.1 メイン ドメイン
          1.        154
          2.        155
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  AEC-Q100 未認定デバイスの ESD 定格
    3. 6.3  AEC-Q100 認定デバイスの ESD レーティング
    4. 6.4  電源投入時間 (POH)
    5. 6.5  推奨動作条件
    6. 6.6  動作性能ポイント
    7. 6.7  消費電力の概略
    8. 6.8  電気的特性
      1. 6.8.1  I2C オープン ドレインおよびフェイルセーフ (I2C OD FS) の電気的特性
      2. 6.8.2  フェイルセーフ リセット (FS RESET) の電気的特性
      3. 6.8.3  高周波発振器 (HFOSC) の電気的特性
      4. 6.8.4  低周波数発振器 (LFXOSC) の電気的特性
      5. 6.8.5  SDIO の電気的特性
      6. 6.8.6  LVCMOS の電気的特性
      7. 6.8.7  OLDI LVDS (OLDI) の電気的特性
      8. 6.8.8  CSI-2 (D-PHY) の電気的特性
      9. 6.8.9  USB2PHY の電気的特性
      10. 6.8.10 DDR の電気的特性
    9. 6.9  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 6.9.1 OTP eFuse プログラミングの推奨動作条件
      2. 6.9.2 ハードウェア要件
      3. 6.9.3 プログラミング シーケンス
      4. 6.9.4 ハードウェア保証への影響
    10. 6.10 熱抵抗特性
      1. 6.10.1 ALW および AMC パッケージの熱抵抗特性
    11. 6.11 温度センサの特性
    12. 6.12 タイミングおよびスイッチング特性
      1. 6.12.1 タイミング パラメータおよび情報
      2. 6.12.2 電源要件
        1. 6.12.2.1 電源スルーレートの要件
        2. 6.12.2.2 電源シーケンス
          1. 6.12.2.2.1 パワーアップ シーケンシング
          2. 6.12.2.2.2 パワーダウン シーケンス
          3. 6.12.2.2.3 部分 IO 電源シーケンス
      3. 6.12.3 システムのタイミング
        1. 6.12.3.1 リセット タイミング
        2. 6.12.3.2 エラー信号タイミング
        3. 6.12.3.3 クロックのタイミング
      4. 6.12.4 クロック仕様
        1. 6.12.4.1 入力クロック / 発振器
          1. 6.12.4.1.1 MCU_OSC0 内部発振器クロック ソース
            1. 6.12.4.1.1.1 負荷容量
            2. 6.12.4.1.1.2 シャント容量
          2. 6.12.4.1.2 MCU_OSC0 LVCMOS デジタル クロック ソース
          3. 6.12.4.1.3 WKUP_LFOSC0 内部発振器クロック ソース
          4. 6.12.4.1.4 WKUP_LFOSC0 LVCMOS デジタル クロック ソース
          5. 6.12.4.1.5 WKUP_LFOSC0 を使用しない場合
        2. 6.12.4.2 出力クロック
        3. 6.12.4.3 PLL
        4. 6.12.4.4 クロックおよび制御信号の遷移に関する推奨システム上の注意事項
      5. 6.12.5 ペリフェラル
        1. 6.12.5.1  CPSW3G
          1. 6.12.5.1.1 CPSW3G MDIO のタイミング
          2. 6.12.5.1.2 CPSW3G RMII のタイミング
          3. 6.12.5.1.3 CPSW3G RGMII のタイミング
        2. 6.12.5.2  CPTS
        3. 6.12.5.3  CSI-2
        4. 6.12.5.4  DDRSS
        5. 6.12.5.5  DSS
        6. 6.12.5.6  ECAP
        7. 6.12.5.7  エミュレーションおよびデバッグ
          1. 6.12.5.7.1 トレース
          2. 6.12.5.7.2 JTAG
        8. 6.12.5.8  EPWM
        9. 6.12.5.9  EQEP
        10. 6.12.5.10 GPIO
        11. 6.12.5.11 GPMC
          1. 6.12.5.11.1 GPMC および NOR フラッシュ — 同期モード
          2. 6.12.5.11.2 GPMC および NOR フラッシュ — 非同期モード
          3. 6.12.5.11.3 GPMC および NAND フラッシュ — 非同期モード
        12. 6.12.5.12 I2C
        13. 6.12.5.13 MCAN
        14. 6.12.5.14 MCASP
        15. 6.12.5.15 MCSPI
          1. 6.12.5.15.1 MCSPI — コントローラ モード
          2. 6.12.5.15.2 MCSPI — ペリフェラル モード
        16. 6.12.5.16 MMCSD
          1. 6.12.5.16.1 MMC0 - eMMC/SD/ SDIO インターフェイス
            1. 6.12.5.16.1.1  レガシー SDR モード
            2. 6.12.5.16.1.2  高速 SDR モード
            3. 6.12.5.16.1.3  HS200 モード
            4. 6.12.5.16.1.4  デフォルト速度モード
            5. 6.12.5.16.1.5  高速モード
            6. 6.12.5.16.1.6  UHS–I SDR12 モード
            7. 6.12.5.16.1.7  UHS–I SDR25 モード
            8. 6.12.5.16.1.8  UHS–I SDR50 モード
            9. 6.12.5.16.1.9  UHS–I DDR50 モード
            10. 6.12.5.16.1.10 UHS–I SDR104 モード
          2. 6.12.5.16.2 MMC1/MMC2 - SD/SDIO インターフェイス
            1. 6.12.5.16.2.1 デフォルト速度モード
            2. 6.12.5.16.2.2 高速モード
            3. 6.12.5.16.2.3 UHS–I SDR12 モード
            4. 6.12.5.16.2.4 UHS–I SDR25 モード
            5. 6.12.5.16.2.5 UHS–I SDR50 モード
            6. 6.12.5.16.2.6 UHS–I DDR50 モード
            7. 6.12.5.16.2.7 UHS–I SDR104 モード
        17. 6.12.5.17 OLDI
          1. 6.12.5.17.1 OLDI0 のスイッチング特性
        18. 6.12.5.18 OSPI
          1. 6.12.5.18.1 OSPI0 PHY モード
            1. 6.12.5.18.1.1 PHY データ トレーニング付き OSPI0
            2. 6.12.5.18.1.2 データ トレーニングなし OSPI0
              1. 6.12.5.18.1.2.1 OSPI0 PHY SDR のタイミング
              2. 6.12.5.18.1.2.2 OSPI0 PHY DDR のタイミング
          2. 6.12.5.18.2 OSPI0 タップ モード
            1. 6.12.5.18.2.1 OSPI0 タップ SDR のタイミング
            2. 6.12.5.18.2.2 OSPI0 タップ DDR のタイミング
        19. 6.12.5.19 PRUSS
          1. 6.12.5.19.1 PRUSS プログラマブル リアルタイム ユニット (PRU)
            1. 6.12.5.19.1.1 PRUSS PRU 直接出力モードのタイミング
            2. 6.12.5.19.1.2 PRUSS PRU パラレル キャプチャ モードのタイミング
            3. 6.12.5.19.1.3 PRUSS PRU シフト モードのタイミング
          2. 6.12.5.19.2 PRUSS 産業用イーサネット ペリフェラル (IEP)
            1. 6.12.5.19.2.1 PRUSS IEP のタイミング
          3. 6.12.5.19.3 PRUSS UART (Universal Asynchronous Receiver Transmitter)
            1. 6.12.5.19.3.1 PRUSS UART のタイミング
          4. 6.12.5.19.4 PRUSS 拡張キャプチャ ペリフェラル (ECAP)
            1. 6.12.5.19.4.1 PRUSS ECAP のタイミング
        20. 6.12.5.20 タイマ
        21. 6.12.5.21 UART
        22. 6.12.5.22 USB
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 プロセッサ サブシステム
      1. 7.2.1 Arm Cortex-A53 サブシステム (A53SS)
      2. 7.2.2 デバイス / パワー マネージャ
      3. 7.2.3 ARM Cortex-M4F
    3. 7.3 アクセラレータとコプロセッサ
      1. 7.3.1 グラフィックス処理ユニット (GPU)
      2. 7.3.2 プログラマブル リアルタイム ユニット サブシステム (PRUSS)
    4. 7.4 その他のサブシステム
      1. 7.4.1 デュアル クロック コンパレータ (DCC)
      2. 7.4.2 データ移動サブシステム (DMSS：Data Movement Subsystem)
      3. 7.4.3 メモリの巡回冗長性検査(MCRC)
      4. 7.4.4 ペリフェラル DMA コントローラ (PDMA)
      5. 7.4.5 リアルタイム クロック (RTC)
    5. 7.5 ペリフェラル
      1. 7.5.1  ギガビット イーサネット スイッチ (CPSW3G)
      2. 7.5.2  カメラ シリアル インターフェイス レシーバ (CSI_RX_IF)
      3. 7.5.3  DDR サブシステム (DDRSS)
      4. 7.5.4  ディスプレイ サブシステム (DSS)
      5. 7.5.5  拡張キャプチャ (ECAP)
      6. 7.5.6  エラー特定モジュール (ELM)
      7. 7.5.7  拡張パルス幅変調 (EPWM)
      8. 7.5.8  エラー通知モジュール(ESM)
      9. 7.5.9  拡張直交エンコーダ パルス (eQEP)
      10. 7.5.10 汎用インターフェイス (GPIO)
      11. 7.5.11 汎用メモリ コントローラ (GPMC)
      12. 7.5.12 グローバル時間ベース カウンタ (GTC)
      13. 7.5.13 I2C (Inter-Integrated Circuit)
      14. 7.5.14 モジュラー・コントローラ・エリア・ネットワーク (MCAN)
      15. 7.5.15 マルチチャネル オーディオ シリアル ポート (MCASP)
      16. 7.5.16 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI)
      17. 7.5.17 マルチメディア カード セキュア デジタル (MMCSD)
      18. 7.5.18 オクタル シリアル ペリフェラル インターフェイス (OSPI)
      19. 7.5.19 タイマ
      20. 7.5.20 UART (ユニバーサル非同期レシーバ / トランスミッタ)
      21. 7.5.21 ユニバーサル シリアル バス サブシステム (USBSS)
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 デバイスの接続およびレイアウトの基礎
      1. 8.1.1 電源
        1. 8.1.1.1 電源の設計
        2. 8.1.1.2 電源供給回路の実装ガイド
      2. 8.1.2 外部発振器
      3. 8.1.3 JTAG、EMU、およびトレース
      4. 8.1.4 未使用のピン
    2. 8.2 ペリフェラルおよびインターフェイス固有の設計情報
      1. 8.2.1 DDR 基板の設計およびレイアウトのガイドライン
      2. 8.2.2 OSPI/QSPI/SPI 基板の設計およびレイアウトのガイドライン
        1. 8.2.2.1 ループバックなし、内部 PHY ループバックおよび内部パッド ループバック
        2. 8.2.2.2 外部ボードのループバック
        3. 8.2.2.3 DQS (オクタル SPI デバイスでのみ使用可能)
      3. 8.2.3 USB VBUS 設計ガイドライン
      4. 8.2.4 システム電源監視設計ガイドライン
      5. 8.2.5 高速差動信号のルーティング ガイド
      6. 8.2.6 熱ソリューション ガイダンス
    3. 8.3 クロック配線のガイドライン
      1. 8.3.1 発振器の配線
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1. 11.1 パッケージ情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • AMC|441
  • ALW|425
サーマルパッド・メカニカル・データ
発注情報

1 特長

プロセッサ コア：

  • 最高 1.4GHz、クワッド 64 ビットまでの Arm®Cortex®-A53 マイクロプロセッサ サブシステム
    • SECDED ECC 付き 512KB L2 共有キャッシュを搭載したクワッド コア Cortex-A53 クラスタ
    • 各 A53 コアには、SECDED ECC を備えた 32KB L1 D キャッシュおよびパリティ保護を備えた 32KB L1 I キャッシュを搭載
  • 最高 400MHz、シングル コア Arm® Cortex®-M4F MCU
    • 256KB の SRAM (SECDED ECC 付き)
  • 専用デバイス / パワー マネージャ

マルチメディア：

  • ディスプレイ サブシステム
    • デュアル ディスプレイのサポート
    • 各ディスプレイで 1920x1080 @ 60fps
    • 1 個の 2048x1080 + 1 個の 1280x720
    • ディスプレイごとに独立した PLL を使用して、最大 165MHz のピクセル クロックをサポートします
    • OLDI (4 レーン LVDS - 2x) および DPI (24 ビット RGB LVCMOS)
    • 凍結フレーム検出や MISR データ チェックなどの安全機能をサポートします
  • 3D グラフィックス処理ユニット
    • クロックあたり 1 ピクセル以上
    • 500 メガピクセル / 秒を超える速度
    • >500MTexels/s、>8GFLOPS
    • 少なくとも 2 つの合成層をサポート
    • 最大 2048x1080 @ 60fps をサポート
    • ARGB32、RGB565、YUV 形式をサポート
    • 2D グラフィックス対応
    • OpenGL ES 3.1、Vulkan 1.2
  • 1 つのカメラ シリアル インターフェイス (CSI-Rx) - DPHY 付きの 4 レーン
    • MIPI® CSI-2 v1.3 準拠 + MIPI D-PHY 1.2
    • 最大 1Gbps の 1、2、3、4 データ レーン モードをサポート
    • CRC チェック + RAM 上の ECC による ECC 検証 / 訂正
    • 仮想チャネルのサポート (最大 16)
    • DMA 経由で DDR にストリーム データを直接書き込む機能

メモリ サブシステム：

  • 最大 816KB のオンチップ RAM
    • SECDED ECC 付きの 64KB のオンチップ RAM (OCSRAM) は、最大 2 つの独立したメモリ バンクについて、32KB 単位でより小さなバンクに分割できます
    • SMS サブシステムに SECDED ECC を搭載した 256KB のオンチップ RAM
    • テキサス・インスツルメンツのセキュリティ ファームウェア用の SMS サブシステムに SECDED ECC を搭載した 176KB のオンチップ RAM
    • Cortex-M4F MCU サブシステムに SECDED ECC を搭載した 256KB のオンチップ RAM
    • デバイス / パワー マネージャ サブシステムに SECDED ECC を搭載した 64KB のオンチップ RAM
  • DDR サブシステム (DDRSS)
    • LPDDR4、DDR4 メモリ タイプをサポート
    • インライン ECC 付きの 16 ビット データ バス
    • 最大 1600MT/s の速度をサポート
    • アドレス可能な最大距離
      • 8GBytes + DDR4
      • 4GBytes + LPDDR4

機能安全：

  • 機能安全規格準拠を対象とする [車載用]
    • 機能安全アプリケーション向けに開発
    • ISO 26262 機能安全システム設計を支援するドキュメントを準備中
    • ASIL D までの決定論的対応能力を対象とする
    • ASIL B までを対象とするハードウェア インテグリティ
    • 安全関連の認証
      • TUV SUD による ISO 26262 認定を計画中
  • AEC - Q100 認定済み

セキュリティ：

  • セキュア ブート対応
    • ハードウェアで強化された RoT (Root-of-Trust：信頼の基点)
    • バックアップ キーによる RoT の切り替えをサポート
    • テイクオーバー保護、IP 保護、ロールバック禁止保護のサポート
  • 信頼できる実行環境 (TEE) に対応
    • Arm TrustZone® をベースとする TEE
    • 分離用の広範なファイアウォール サポート
    • セキュアなウォッチドッグ / タイマ / IPC
    • セキュアなストレージのサポート
    • リプレイ保護メモリ ブロック (RPMB) のサポート
  • ユーザー プログラマブルな HSM コアと専用セキュリティ DMA および IPC サブシステムの搭載により絶縁処理を実現した専用セキュリティ コントローラ
  • 暗号化アクセラレーションに対応
    • 受信データ ストリームに基づいてキーマテリアルを自動的に切り替えできるセッション認識暗号化エンジン
      • 暗号化コアをサポート
    • AES - 128/192/256 ビットのキー サイズ
    • SHA2 - 224/256/384/512 ビットのキー サイズ
    • DRBG と真性乱数発生器
    • セキュア ブート対応のため PKA (公開鍵アクセラレータ) により RSA/ECC 処理を支援
  • デバッグのセキュリティ
    • ソフトウェア制御によるセキュアなデバッグ アクセス
    • セキュリティ対応のデバッグ

PRU サブシステム：

  • 最大 333MHz で動作するデュアル コア プログラマブル リアルタイム ユニット サブシステム (PRUSS)
  • 追加の機能など、サイクル精度の高いプロトコルを実現するために GPIO を駆動することを目的としています。
    • 汎用入出力 (GPIO)
    • UART
    • I2C
    • 外部 ADC
  • PRU ごとに 16KB のプログラム メモリ、SECDED ECC 付き
  • PRU ごとに 8KB のデータ メモリ、SECDED ECC 付き
  • 32KB 汎用メモリ、SECDED ECC 付き
  • CRC32/16 HW アクセラレータ
  • 30 x 32 ビット レジスタの 3 バンクを備えたスクラッチ パッド メモリ
  • 9 個のキャプチャ イベントと 16 個の比較イベントを搭載した 1 つの産業用 64 ビット タイマと、低速および高速の補正
  • 1 つの割り込みコントローラ (INTC)、最小 64 の入力イベントをサポート

高速インターフェイス：

  • 次の機能をサポートするイーサネット スイッチを内蔵 (合計 2 つの外部ポート)
    • RMII (10/100) または RGMII (10/100/1000)
    • IEEE1588 (Annex D、Annex E、Annex F と 802.1AS PTP)
    • Clause 45 MDIO PHY 管理
    • ALE エンジン (512 の分類子) に基づくパケット分類器
    • プライオリティ ベースのフロー制御
    • 時間に制約のあるネットワーク機能 (TSN) のサポート
    • 4 個の CPU ハードウェア割り込みペーシング
    • ハードウェアの IP/UDP/TCP チェックサム オフロード
  • 2 つの USB2.0 ポート
    • USB ホスト、USB ペリフェラル、USB デュアルロール デバイス (DRD モード) として構成可能なポート
    • USB VBUS 検出機能を内蔵

一般的な接続機能：

  • 9 個のユニバーサル非同期レシーバ トランスミッタ (UART)
  • 5 個のシリアル ペリフェラル インターフェイス (SPI) コントローラ
  • 6 個の内部集積回路 (I2C) ポート
  • 3 個のマルチチャネル オーディオ シリアル ポート (McASP)
    • 最高 50MHz の送信および受信クロック
    • 3 個の McASP で最大 4/6/16 本のシリアル データ ピンを使用でき、TX と RX の各クロックは独立しています
    • 時分割多重化 (TDM)、IC 間サウンド (I2S)、および類似のフォーマットをサポート
    • デジタル オーディオ インターフェイス送信 (SPDIF、IEC60958-1、AES-3 フォーマット) をサポート
    • 送受信用 FIFO バッファ (256 バイト)
    • オーディオ リファレンス出力クロックのサポート
  • 3 つの拡張 PWM モジュール (ePWM)
  • 3 個の拡張直交エンコーダ パルス モジュール (EQEP)
  • 3 個の拡張キャプチャ モジュール (ECAP)
  • 汎用 I/O (GPIO) では、すべての LVCMOS I/O を GPIO として構成可能
  • 3 個のコントローラ エリア ネットワーク (CAN) モジュール、CAN-FD をサポート
    • CAN プロトコル 2.0A、B、ISO 11898-1 に準拠
    • 完全な CAN FD のサポート (最大 64 データ バイト)
    • メッセージ RAM のパリティ / ECC チェック
    • 最大速度：8Mbps

メディアおよびデータ ストレージ：

  • 3 つのマルチメディア カード / セキュア デジタル® (MMC/SD®/SDIO) インターフェイス
    • 1 個の 8 ビット eMMC インターフェイス、最大速度 HS200
    • 2 個の 4 ビット SD/SDIO インターフェイス、最大 UHS-I
    • eMMC 5.1、SD 3.0、SDIO バージョン 3.0 に準拠
  • 最大 133MHz の 1 つの汎用メモリ コントローラ (GPMC)
    • 柔軟な 8 および 16 ビットの非同期メモリ インターフェイスと、最大 4 つのチップ (22 ビット アドレス) セレクト (NAND、NOR、Muxed-NOR、SRAM)
    • BCH コードを使用して 4、8、または 16 ビット ECC をサポート
    • ハミング コードを使用して 1 ビット ECC をサポート
    • エラー特定モジュール (ELM)
      • GPMC と組み合わせて使用すると、BCH アルゴリズムで生成されたシンドローム多項式により、データ エラーのアドレスを特定可能
      • BCH アルゴリズムに基づいて、512 バイトのブロックごとに 4、8、または 16 ビットのエラーを特定可能
  • DDR/SDR をサポートする OSPI/QSPI
    • シリアル NAND およびシリアル NOR フラッシュ デバイスをサポート
    • 4GBytes のメモリ アドレスをサポート
    • オプションのオンザフライ暗号化を備えた XIP モード

パワー マネージメント：

  • デバイス / パワー マネージャでサポートされている低消費電力モード
    • CAN/GPIO/UART ウェイクアップに対する部分的 IO サポート
    • ディープスリープ
    • MCU のみ
    • スタンバイ
    • Cortex-A53 用のダイナミック周波数スケーリング

最適なパワー マネージメント ソリューション：

  • 推奨される TPS65219 パワー マネージメント IC (PMIC)
    • デバイスの電源要件を満たすように特別に設計されたコンパニオン PMIC
    • さまざまな使用事例をサポートするためのフレキシブルなマッピングと工場出荷時にプログラムされた構成

ブート オプション：

  • UART
  • I2C EEPROM
  • OSPI/QSPI フラッシュ
  • GPMC NOR/NAND フラッシュ
  • シリアル NAND フラッシュ
  • SD カード
  • eMMC
  • マス ストレージ デバイスからの USB (ホスト) ブート
  • 外部ホストからの USB (デバイス) ブート (DFU モード)
  • イーサネット

テクノロジ / パッケージ：

  • 16nm テクノロジ
  • 13mm × 13mm、0.5mm ピッチ、425 ピン FCCSP BGA (ALW)
  • 17.2mm x 17.2mm、0.8mm ピッチ、441 ピン FCBGA (AMC)