JADS434 September   2026 AWRL6888

ADVANCE INFORMATION  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 機能ブロック図
  6. 5 デバイスの比較
    1. 5.1 関連製品
  7. 6 端子構成および機能
    1. 6.1 ピン配置図
    2. 6.2 信号の説明
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  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
      1. 7.6.1 3.3V I/O トポロジ
      2. 7.6.2 1.8V I/O トポロジ
      3. 7.6.3 システム トポロジ
        1. 7.6.3.1 I/O トポロジ
      4. 7.6.4 RF 電源のデカップリング コンデンサおよびレイアウト条件
        1. 7.6.4.1 1.2V RF 電源レール
          1. 7.6.4.1.1 1.2V RF レール
        2. 7.6.4.2 1.0V RF LDO
          1. 7.6.4.2.1 1.0V RF LDO
      5. 7.6.5 ノイズおよびリップルの仕様
    7. 7.7  パワー セーブ モード
      1. 7.7.1 標準消費電力の値
    8. 7.8  電圧レールごとのピーク電流要件
    9. 7.9  RF 仕様
    10. 7.10 サポート対象 DFE 機能
    11. 7.11 CPU の仕様
    12. 7.12 熱抵抗特性
    13. 7.13 タイミングおよびスイッチング特性
      1. 7.13.1  電源シーケンスおよびリセット タイミング
      2. 7.13.2  同期フレーム トリガ
      3. 7.13.3  入力クロックおよび発振器
        1. 7.13.3.1 クロック仕様
      4. 7.13.4  マルチチャネル バッファ付き / 標準シリアル ペリフェラル インターフェイス (McSPI)
        1. 7.13.4.1 McSPI の特長
        2. 7.13.4.2 SPI のタイミング条件
        3. 7.13.4.3 SPI - コントローラ モード
          1. 7.13.4.3.1 SPI - コントローラ モードのタイミングおよびスイッチング要件
          2. 7.13.4.3.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - コントローラ モード
        4. 7.13.4.4 SPI - ペリフェラル モード
          1. 7.13.4.4.1 SPI のタイミングおよびスイッチング要件 - ペリフェラル モード
          2. 7.13.4.4.2 SPI 出力タイミングのタイミングおよびスイッチング特性 - セカンダリ モード
      5. 7.13.5  LVDS 計測および測定ペリフェラル
        1. 7.13.5.1 LVDS インターフェイスの構成
        2. 7.13.5.2 LVDS インターフェイスのタイミング
      6. 7.13.6  LIN
      7. 7.13.7  汎用入出力 (General-Purpose Input/Output)
        1. 7.13.7.1 出力タイミングと負荷容量 (CL) のスイッチング特性
      8. 7.13.8  コントローラ エリア ネットワーク - フレキシブル データ レート (CAN-FD)
        1. 7.13.8.1 CANx TX および RX ピンの動的特性
      9. 7.13.9  シリアル通信インターフェイス (SCI)
        1. 7.13.9.1 SCI のタイミング要件
      10. 7.13.10 I2C (Inter-Integrated Circuit Interface)
        1. 7.13.10.1 I2C のタイミング要件
      11. 7.13.11 クワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.13.11.1 QSPI のタイミング条件
        2. 7.13.11.2 QSPI 入力 (読み取り) タイミングのタイミング要件
        3. 7.13.11.3 QSPI スイッチング特性
      12. 7.13.12 JTAG インターフェイス
        1. 7.13.12.1 JTAG のタイミング条件
        2. 7.13.12.2 IEEE 1149.1 JTAG のタイミング要件
        3. 7.13.12.3 IEEE 1149.1 JTAG の推奨動作条件に対するスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1  RF およびアナログ サブシステム
      2. 8.3.2  クロック サブシステム
      3. 8.3.3  送信サブシステム
      4. 8.3.4  受信サブシステム
      5. 8.3.5  プロセッサ サブシステム
      6. 8.3.6  車載用インターフェイス
      7. 8.3.7  ホスト インターフェイス
      8. 8.3.8  アプリケーション サブシステム Cortex-R5F
      9. 8.3.9  DSP サブシステム
      10. 8.3.10 ハードウェア アクセラレータ (HWA1.2) の特長
        1. 8.3.10.1 xWRx843 の HWA1.1、xWRLx432 の HWA1.2、xWRL684x / AWRL6888 の HWA1.2 におけるハードウェア アクセラレータの機能差
    4. 8.4 その他のサブシステム
      1. 8.4.1 セキュリティ – ハードウェア セキュリティ モジュール
      2. 8.4.2 ユーザー アプリケーション向け GPADC チャネル (サービス)
      3. 8.4.3 GPADC のパラメータ
      4. 8.4.4 メモリ パーティションの選択
      5. 8.4.5 ブート モード
  10. 9 監視と診断
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 使用上の注意
    2. 10.2 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート リソース
    5. 11.5 商標
    6. 11.6 静電放電に関する注意事項
    7. 11.7 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • APD|329
サーマルパッド・メカニカル・データ
発注情報

7.6.4.2 1.0V RF LDO

1.0V RF LDO には、標準値が 10μF と 22μF である 2 つのデカップリング コンデンサが必要です。


AWRL6888 出力パスの各部分が持つ寄生素子 (コンデンサが 2 つの場合)

図 7-5 出力パスの各部分が持つ寄生素子 (コンデンサが 2 つの場合)

図 7-5 に、出力パスの各部分が持つ寄生素子を示します。図に示すように、出力パスは次の 4 つの部分に分割できます。

ボールから第 1 コンデンサまで：「RT1」 と 「LT1」 は、ボールから第 1 コンデンサのリードまでの部分が持つ寄生抵抗と寄生インダクタンスです。

第 1 コンデンサ沿い：「ESL1」と「ESR1」は、第 1 デカップリング コンデンサの実効的な直列インダクタンスと直列抵抗です。「RT2」と「LT2」はそれぞれ第 1 コンデンサのグランド トレースの抵抗とインダクタンスです。

第 1 コンデンサのリードから第 2 コンデンサのリードまで：「RTC2C」 と 「LTC2C」 は、2 つのコンデンサの間のトレースの抵抗とインダクタンスです。

第 2 コンデンサ沿い：「ESL2」と「ESR2」は、第 2 デカップリング コンデンサの実効的な直列インダクタンスと直列抵抗です。「RT2」と「LT2」はそれぞれ第 2 コンデンサのグランド トレースの抵抗とインダクタンスです。

F8、F9、F10 の BGA ボールから M7 の BGA ボール：「RT3」と「LT3」は、F8、F9、F10 の BGA ボールから M7 の BGA ボールまでの間に生じる寄生抵抗とインダクタンスです。

注:

M7 ボールにはコンデンサを配置しないことが推奨されます。

どちらのコンデンサ (22μF と 10μF) も、それぞれの VDDA_10RF BGA ボールの近くに配置することが推奨されます。

出力デカップリング コンデンサ 1.0V RF LDO は、PCB の同じ層 (PCB の最上層または最下層のいずれか) に配置してください。