JAJSI57B September   2016  – February 2024 DS280DF810

PRODUCTION DATA  

  1.   1
  2. 特長
  3. アプリケーション
  4. 概要
  5. Pin Configuration and Functions
  6. Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Recommended Operating Conditions
    4. 5.4  Thermal Information
    5. 5.5  Electrical Characteristics
    6. 5.6  Timing Requirements, Retimer Jitter Specifications
    7. 5.7  Timing Requirements, Retimer Specifications
    8. 5.8  Timing Requirements, Recommended Calibration Clock Specifications
    9. 5.9  Recommended SMBus Switching Characteristics (Target Mode)
    10. 5.10 Recommended SMBus Switching Characteristics (Controller Mode)
    11. 5.11 Typical Characteristics
  7. Detailed Description
    1. 6.1 Overview
    2. 6.2 Functional Block Diagram
    3. 6.3 Feature Description
      1. 6.3.1 Device Data Path Operation
        1. 6.3.1.1 AC-Coupled Receiver and Transmitter
        2. 6.3.1.2 Signal Detect
        3. 6.3.1.3 Continuous Time Linear Equalizer (CTLE)
        4. 6.3.1.4 Variable Gain Amplifier (VGA)
        5. 6.3.1.5 2x2 Cross-Point Switch
        6. 6.3.1.6 Decision Feedback Equalizer (DFE)
        7. 6.3.1.7 Clock and Data Recovery (CDR)
        8. 6.3.1.8 Calibration Clock
        9. 6.3.1.9 Differential Driver with FIR Filter
          1. 6.3.1.9.1 Setting the Output VOD, Pre-Cursor, and Post-Cursor Equalization
          2. 6.3.1.9.2 Output Driver Polarity Inversion
      2. 6.3.2 Debug Features
        1. 6.3.2.1 Pattern Generator
        2. 6.3.2.2 Pattern Checker
        3. 6.3.2.3 Eye Opening Monitor
        4. 6.3.2.4 Interrupt Signals
    4. 6.4 Device Functional Modes
      1. 6.4.1 Supported Data Rates
      2. 6.4.2 SMBus Controller Mode
      3. 6.4.3 42
      4. 6.4.4 Device SMBus Address
    5. 6.5 Programming
      1. 6.5.1 Bit Fields in the Register Set
      2. 6.5.2 Writing to and Reading from the Global/Shared/Channel Registers
    6. 6.6 Register Maps
  8. Application and Implementation
    1. 7.1 Application Information
    2. 7.2 Typical Application
      1. 7.2.1 Backplane and Mid-Plane Reach Extension Application
        1. 7.2.1.1 Design Requirements
        2. 7.2.1.2 Detailed Design Procedure
      2. 7.2.2 Front-Port Jitter Cleaning Application
        1. 7.2.2.1 Design Requirements
        2. 7.2.2.2 Detailed Design Procedure
      3. 7.2.3 Application Curves
    3. 7.3 Power Supply Recommendations
    4. 7.4 Layout
      1. 7.4.1 Layout Guidelines
      2. 7.4.2 Layout Example
  9. Device and Documentation Support
    1. 8.1 Documentation Support
      1. 8.1.1 Related Documentation
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 Trademarks
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. Revision History
  11. 10Mechanical, Packaging, and Orderable Information

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ(パッケージ|ピン)
  • ABW|135
  • ABV|135
サーマルパッド・メカニカル・データ
発注情報

概要

DS280DF810 は、信号コンディショニング機能を備えた 8 チャネル、マルチレート リタイマです。10~15 以下のビット エラー レート (BER) を達成しながら、長距離で、損失が大きく、クロストークの影響を受ける高速シリアル リンクの到達距離と堅牢性を拡張するために使用します。

DS280DF810 の各チャネルは、20.2Gbps~28.4Gbps の連続した範囲のシリアル データ レート、またはサポートされている任意のサブレート (÷2 および ÷4、10.1376Gbps、10.3125Gbps、12.5Gbps などの主要データ レートを含む) に独立してロックします。これにより、DS280DF810 はレーンごとの前方誤り訂正 (FEC) パススルーをサポートできます。

物理的な AC カップリング コンデンサ (TX および RX) を内蔵しているため、PCB 上の外付けコンデンサは不要です。DS280DF810 は単一電源を備え、必要な外付け部品は最小限です。これらの特長により、PCB 配線の複雑性と BOM コストが低減されます。

DS280DF810 の高度なイコライゼーション機能には、低ジッタの 3 タップ送信有限インパルス応答 (FIR) フィルタ、アダプティブ連続時間リニア イコライザ (CTLE)、アダプティブ デシジョン フィードバック イコライザ (DFE) が含まれています。これにより、複数のコネクタやクロストークが存在する、損失の多い相互接続およびバックプレーンにおいて、到達距離を延長できます。内蔵の CDR 機能は、フロントポート光学モジュール アプリケーションで、ジッタ バジェットをリセットし、高速シリアル データをリタイムするのに最適です。DS280DF810 は、各チャネル ペアに 2x2 のクロスポイントを実装しているため、ホストはレーンクロスとファンアウトのどちらの方法も使用できます。

DS280DF810 は SMBus 経由または外付け EEPROM により構成できます。単一のEEPROMを、最大16個のデバイスで共有できます。非破壊的なオンチップのアイ モニタと PRBS ジェネレータ / チェッカにより、インシステム診断が可能です。

パッケージ情報
部品番号 パッケージ (1) パッケージ サイズ(2)
DS280DF810 ABV (fcBGA、135) 13mm × 8mm
ABW (fcBGA、135) 13mm × 8mm
詳細については、セクション 10 を参照してください。
パッケージ サイズ (長さ × 幅) は公称値であり、該当する場合はピンも含まれます。