JAJSHY4A September   2019  – January 2022 IWR1843

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 説明
  4. 4 Functional Block Diagram
  5. 5 Revision History
  6. 6 Device Comparison
    1. 6.1 Related Products
  7. 7 Terminal Configuration and Functions
    1. 7.1 Pin Diagram
    2. 7.2 Signal Descriptions
      1. 7.2.1 Signal Descriptions - Digital
      2. 7.2.2 Signal Descriptions - Analog
    3. 7.3 Pin Attributes
  8. 8 Specifications
    1. 8.1  Absolute Maximum Ratings
    2. 8.2  ESD Ratings
    3. 8.3  Power-On Hours (POH)
    4. 8.4  Recommended Operating Conditions
    5. 8.5  Power Supply Specifications
    6. 8.6  Power Consumption Summary
    7. 8.7  RF Specification
    8. 8.8  CPU Specifications
    9. 8.9  Thermal Resistance Characteristics for FCBGA Package [ABL0161]
    10. 8.10 Timing and Switching Characteristics
      1. 8.10.1  Power Supply Sequencing and Reset Timing
      2. 8.10.2  Input Clocks and Oscillators
        1. 8.10.2.1 Clock Specifications
      3. 8.10.3  Multibuffered / Standard Serial Peripheral Interface (MibSPI)
        1. 8.10.3.1 Peripheral Description
        2. 8.10.3.2 MibSPI Transmit and Receive RAM Organization
          1. 8.10.3.2.1 SPI Timing Conditions
          2. 8.10.3.2.2 SPI Controller Mode Switching Parameters (CLOCK PHASE = 0, SPICLK = output, SPISIMO = output, and SPISOMI = input) (1) (1) (1)
          3. 8.10.3.2.3 SPI Controller Mode Switching Parameters (CLOCK PHASE = 1, SPICLK = output, SPISIMO = output, and SPISOMI = input) (1) (1) (1)
        3. 8.10.3.3 SPI Peripheral Mode I/O Timings
          1. 8.10.3.3.1 SPI Peripheral Mode Switching Parameters (SPICLK = input, SPISIMO = input, and SPISOMI = output) (1) (1) (1)
        4. 8.10.3.4 Typical Interface Protocol Diagram (Peripheral Mode)
      4. 8.10.4  LVDS Interface Configuration
        1. 8.10.4.1 LVDS Interface Timings
      5. 8.10.5  General-Purpose Input/Output
        1. 8.10.5.1 Switching Characteristics for Output Timing versus Load Capacitance (CL)
      6. 8.10.6  Controller Area Network Interface (DCAN)
        1. 8.10.6.1 Dynamic Characteristics for the DCANx TX and RX Pins
      7. 8.10.7  Controller Area Network - Flexible Data-rate (CAN-FD)
        1. 8.10.7.1 Dynamic Characteristics for the CANx TX and RX Pins
      8. 8.10.8  Serial Communication Interface (SCI)
        1. 8.10.8.1 SCI Timing Requirements
      9. 8.10.9  Inter-Integrated Circuit Interface (I2C)
        1. 8.10.9.1 I2C Timing Requirements (1)
      10. 8.10.10 Quad Serial Peripheral Interface (QSPI)
        1. 8.10.10.1 QSPI Timing Conditions
        2. 8.10.10.2 Timing Requirements for QSPI Input (Read) Timings (1) (1)
        3. 8.10.10.3 QSPI Switching Characteristics
      11. 8.10.11 ETM Trace Interface
        1. 8.10.11.1 ETMTRACE Timing Conditions
        2. 8.10.11.2 ETM TRACE Switching Characteristics
      12. 8.10.12 Data Modification Module (DMM)
        1. 8.10.12.1 DMM Timing Requirements
      13. 8.10.13 JTAG Interface
        1. 8.10.13.1 JTAG Timing Conditions
        2. 8.10.13.2 Timing Requirements for IEEE 1149.1 JTAG
        3. 8.10.13.3 Switching Characteristics Over Recommended Operating Conditions for IEEE 1149.1 JTAG
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagram
    3. 9.3 Subsystems
      1. 9.3.1 RF and Analog Subsystem
        1. 9.3.1.1 Clock Subsystem
        2. 9.3.1.2 Transmit Subsystem
        3. 9.3.1.3 Receive Subsystem
      2. 9.3.2 Processor Subsystem
      3. 9.3.3 Host Interface
      4. 9.3.4 Main Subsystem Cortex-R4F Memory Map
      5. 9.3.5 DSP Subsystem Memory Map
      6. 9.3.6 Hardware Accelerator
    4. 9.4 Other Subsystems
      1. 9.4.1 ADC Channels (Service) for User Application
        1. 9.4.1.1 GP-ADC Parameter
  10. 10Monitoring and Diagnostics
    1. 10.1 Monitoring and Diagnostic Mechanisms
      1. 10.1.1 Error Signaling Module
  11. 11Applications, Implementation, and Layout
    1. 11.1 Application Information
    2. 11.2 Reference Schematic
  12. 12Device and Documentation Support
    1. 12.1 Device Nomenclature
    2. 12.2 Tools and Software
    3. 12.3 Documentation Support
    4. 12.4 サポート・リソース
    5. 12.5 Trademarks
    6. 12.6 Electrostatic Discharge Caution
    7. 12.7 Glossary
  13. 13Mechanical, Packaging, and Orderable Information
    1. 13.1 Packaging Information
    2. 13.2 Tray Information for

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • ABL|161
サーマルパッド・メカニカル・データ
発注情報

3 説明

IWR1843 は、FMCW レーダー・テクノロジを採用した統合型シングルチップ・ミリ波センサであり、最高 4GHz の連続チャープにより 76～81GHz 帯で動作可能です。このデバイスは、テキサス・インスツルメンツの低消費電力 45nm RFCMOS プロセスで製造されています。このソリューションは、超小型のフォームファクタで、かつてないレベルの統合を実現しています。IWR1843 は、ビル・オートメーション、ファクトリ・オートメーション、ドローン、マテリアル・ハンドリング、交通監視、サーベイランスといった産業アプリケーションにおける、低消費電力で自己監視機能を備えた超高精度の産業用レーダー・システムに最適なソリューションです。

IWR1843 デバイスは、76～81GHz 帯ミリ波センサの実装を簡単にする自己完結型シングルチップ・ソリューションです。PLL および A/D コンバータを内蔵する 3TX/4RX システムのモノリシック実装を実現しています。また、TI の高性能 C674x DSP を含む DSP サブシステムもレーダー信号処理のために統合しています。フロントエンドの構成、制御、較正用に ARM R4F プロセッサ・サブシステムも内蔵されています。プログラミング・モデルを変更するだけで、さまざまなセンサを実装でき、マルチモード・センサの実装においては動的再構成にも対応します。ハードウェア・アクセラレータ・ブロック (HWA) はレーダー処理を実行でき、DSP の MIPS を節約して、DSP がより高いレベルのアルゴリズムを実行できるようにします。また本デバイスは、TI のリファレンス・デザイン、ソフトウェア・ドライバ、構成例、API ガイド、トレーニング、ユーザー・マニュアルを含む完全なプラットフォーム・ソリューションとして提供しています。

製品情報
部品番号(2) パッケージ(1) 本体サイズ トレイ / テープ・アンド・リール
IWR1843ABGABL FCBGA (161) 10.4mm × 10.4mm トレイ
IWR1843ABGABLR テープ・アンド・リール
(1) 詳細については、Section 13、「メカニカル、パッケージ、および注文情報」を参照してください。
(2) 詳細については、Section 12.1「デバイスの命名規則」を参照してください。