JAJSLI0 March   2022 LM5143

PRODUCTION DATA  

  1. 特長
  2. アプリケーション
  3. 概要
  4. 改訂履歴
  5. 概要 (続き)
  6. デバイス比較表
  7. ピン構成と機能
  8. 仕様
    1. 8.1 絶対最大定格
    2. 8.2 ESD 定格
    3. 8.3 推奨動作条件
    4. 8.4 熱に関する情報
    5. 8.5 電気的特性
    6. 8.6 スイッチング特性
    7. 8.7 標準的特性
  9. 詳細説明
    1. 9.1 概要
    2. 9.2 機能ブロック図
    3. 9.3 機能説明
      1. 9.3.1  入力電圧範囲 (VIN)
      2. 9.3.2  高電圧バイアス電源レギュレータ (VCC、VCCX、VDDA)
      3. 9.3.3  イネーブル (EN1、EN2)
      4. 9.3.4  パワー・グッド・モニタ (PG1、PG2)
      5. 9.3.5  スイッチング周波数 (RT)
      6. 9.3.6  クロック同期 (DEMB)
      7. 9.3.7  同期出力 (SYNCOUT)
      8. 9.3.8  スペクトラム拡散周波数変調 (DITH)
      9. 9.3.9  設定可能なソフトスタート (SS1、SS2)
      10. 9.3.10 出力電圧の設定ポイント (FB1、FB2)
      11. 9.3.11 最小制御可能オン時間
      12. 9.3.12 エラー・アンプと PWM コンパレータ (FB1、FB2、COMP1、COMP2)
      13. 9.3.13 スロープ補償
      14. 9.3.14 インダクタ電流センス (CS1、VOUT1、CS2、VOUT2)
        1. 9.3.14.1 シャント電流センシング
        2. 9.3.14.2 インダクタ DCR 電流センシング
      15. 9.3.15 ヒカップ・モード電流制限 (RES)
      16. 9.3.16 ハイサイドおよびローサイド・ゲート・ドライバ (HO1/2、LO1/2、HOL1/2、LOL1/2)
      17. 9.3.17 出力構成 (MODE、FB2)
        1. 9.3.17.1 独立したデュアル出力動作
        2. 9.3.17.2 単一出力インターリーブ動作
        3. 9.3.17.3 単一出力多相動作
    4. 9.4 デバイスの機能モード
      1. 9.4.1 スタンバイ・モード
      2. 9.4.2 ダイオード・エミュレーション・モード
      3. 9.4.3 サーマル・シャットダウン
  10. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
      1. 10.1.1 パワートレイン・コンポーネント
        1. 10.1.1.1 降圧インダクタ
        2. 10.1.1.2 出力コンデンサ
        3. 10.1.1.3 入力コンデンサ
        4. 10.1.1.4 パワー MOSFET
        5. 10.1.1.5 EMI フィルタ
      2. 10.1.2 エラー・アンプと補償
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計 1 演算アプリケーション向け 5V および 3.3V デュアル出力降圧レギュレータ
        1. 10.2.1.1 設計要件
        2. 10.2.1.2 詳細な設計手順
          1. 10.2.1.2.1 WEBENCH® ツールによるカスタム設計
          2. 10.2.1.2.2 Excel クイックスタート・ツールによるカスタム設計
          3. 10.2.1.2.3 インダクタの計算
          4. 10.2.1.2.4 電流検出抵抗
          5. 10.2.1.2.5 出力コンデンサ
          6. 10.2.1.2.6 入力コンデンサ
          7. 10.2.1.2.7 補償部品
        3. 10.2.1.3 アプリケーション曲線
      2. 10.2.2 設計 2 - サーバー・アプリケーション向け 2 相、15A、2.1MHz 単一出力降圧レギュレータ
        1. 10.2.2.1 設計要件
        2. 10.2.2.2 詳細な設計手順
        3. 10.2.2.3 アプリケーション曲線
      3. 10.2.3 設計 3 - ASIC 電力アプリケーション向けの 2 相、50A、300kHz、単一出力降圧レギュレータ
        1. 10.2.3.1 設計要件
        2. 10.2.3.2 詳細な設計手順
        3. 10.2.3.3 アプリケーション曲線
  11. 11電源に関する推奨事項
  12. 12レイアウト
    1. 12.1 レイアウトのガイドライン
      1. 12.1.1 出力段レイアウト
      2. 12.1.2 ゲート・ドライブ・レイアウト
      3. 12.1.3 PWM コントローラのレイアウト
      4. 12.1.4 熱設計およびレイアウト
      5. 12.1.5 グランド・プレーン設計
    2. 12.2 レイアウト例
  13. 13デバイスおよびドキュメントのサポート
    1. 13.1 デバイスのサポート
      1. 13.1.1 サード・パーティ製品に関する免責事項
      2. 13.1.2 開発サポート
        1. 13.1.2.1 WEBENCH® ツールによるカスタム設計
    2. 13.2 ドキュメントのサポート
      1. 13.2.1 関連資料
        1. 13.2.1.1 PCB レイアウトについてのリソース
        2. 13.2.1.2 熱設計についてのリソース
    3. 13.3 ドキュメントの更新通知を受け取る方法
    4. 13.4 サポート・リソース
    5. 13.5 商標
    6. 13.6 静電気放電に関する注意事項
    7. 13.7 用語集
  14. 14メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ(パッケージ|ピン)
サーマルパッド・メカニカル・データ
発注情報

パワー・グッド・モニタ (PG1、PG2)

LM5143 には VOUT1 と VOUT2 の出力電圧監視信号があり、シーケンシングと監視を簡素化しています。パワー・グッド機能を使用すると、対応する電圧レールから供給される回路をイネーブルにしたり、シーケンシングされた電源をオンにしたりすることができます。各パワー・グッド出力 (PG1 と PG2) は、対応する出力電圧がレギュレーション状態のときに、高インピーダンスのオープン・ドレイン状態に切り替わります。対応する出力電圧がパワー・グッド・スレッショルドの下限値 (標準 92%) を下回るまで低下するか、またはパワー・グッド・スレッショルドの上限値 (標準 110%) を上回ると、各出力は Low に切り替わります。25μs のグリッチ除去フィルタにより、遷移中のパワー・グッド信号の誤トリップが防止されます。テキサス・インスツルメンツは、PG1 と PG2 から関連するロジック・レールまでの間に 100kΩ のプルアップ抵抗を入れることを推奨しています。ソフトスタート中、および対応する降圧レギュレータが EN1 と EN2 によってディセーブルになっているとき、PG1 と PG2 は Low にアサートされます。

LM5143 がダイオード・エミュレーション・モード中 (VDEMB = 0V) にスリープ・モードに入ると、パワー・グッド・コンパレータはオフになり、静止時電流消費が低減されます。こうなった場合、PG1 と PG2 はオープンになるか、または High になるため (プルアップ抵抗が接続されている場合)、出力の低電圧や過電圧イベントは検出されなくなります。