JAJSME9A July   2023  – September 2023 LM74912-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 改訂履歴
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1 絶対最大定格
    2. 6.2 ESD 定格
    3. 6.3 推奨動作条件
    4. 6.4 熱に関する情報
    5. 6.5 電気的特性
    6. 6.6 スイッチング特性
    7. 6.7 標準的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1 チャージ・ポンプ
      2. 8.3.2 デュアル・ゲート制御 (DGATE、HGATE)
        1. 8.3.2.1 バッテリ逆接続保護 (A、C、DGATE)
        2. 8.3.2.2 負荷切断スイッチ制御 (HGATE、OUT)
      3. 8.3.3 短絡保護 (CS+、CS-、ISCP)
      4. 8.3.4 過電圧保護およびバッテリ電圧センシング (SW、OV、UVLO)
      5. 8.3.5 低 IQ SLEEP モード (SLEEP、SLEEP_OV)
    4. 8.4 デバイスの機能モード
  10. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
    2. 9.2 12V (代表値) バッテリ逆接続保護アプリケーション
      1. 9.2.1 12V バッテリ保護の設計要件
      2. 9.2.2 車載バッテリ逆接続保護
        1. 9.2.2.1 入力過渡保護：ISO 7637-2 パルス 1
        2. 9.2.2.2 AC 重畳入力の整流：ISO 16750-2 および LV124 E-06
        3. 9.2.2.3 入力マイクロ短路保護：LV124 E-10
      3. 9.2.3 詳細な設計手順
        1. 9.2.3.1 設計上の考慮事項
        2. 9.2.3.2 チャージ・ポンプ容量 VCAP
        3. 9.2.3.3 入力、電源、および出力容量
        4. 9.2.3.4 ホールドアップ容量
        5. 9.2.3.5 過電圧保護とバッテリ監視
        6. 9.2.3.6 短絡電流スレッショルドの選択
          1. 9.2.3.6.1 短絡保護用のスケーリング抵抗 RSET と RISCP の選択
      4. 9.2.4 MOSFET の選択：ブロッキング MOSFET Q1
      5. 9.2.5 MOSFET の選択：ホットスワップ MOSFET Q2
      6. 9.2.6 TVS の選択
      7. 9.2.7 アプリケーション曲線
    3. 9.3 設計のベスト・プラクティス
    4. 9.4 電源に関する推奨事項
      1. 9.4.1 過渡保護
      2. 9.4.2 12V バッテリ・システム用の TVS の選択
      3. 9.4.3 24V バッテリ・システム用の TVS の選択
    5. 9.5 レイアウト
      1. 9.5.1 レイアウトのガイドライン
      2. 9.5.2 レイアウト例
  11. 10デバイスおよびドキュメントのサポート
    1. 10.1 ドキュメントの更新通知を受け取る方法
    2. 10.2 サポート・リソース
    3. 10.3 商標
    4. 10.4 静電気放電に関する注意事項
    5. 10.5 用語集
  12. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.3 短絡保護 (CS+、CS-、ISCP)

LM74912-Q1 は、短絡保護機能により、短絡イベントを出力するのに高速に応答します。内部短絡コンパレータは、HGATE-OUT 電圧が標準 6.4V を上回るとイネーブルになります。これにより、外部 FET が完全に機能強化され、デバイスの起動時に誤った短絡トリガが発生しないようにします。出力に短絡状態が発生し、CS+ と ISCP の両端の電圧がデフォルトの短絡コンパレータ・スレッショルドである標準 50mV を超えると、HGATE は 2μs 以内に OUT にプルされ HFET を保護します。FLT は同時に Low にアサートします。いったん短絡状態が検出されると、EN、SLEEP、または VS ピンが Low から High に切り替わるまで、デバイスは MOSFET Q2 をラッチ・オフします。

GUID-20230704-SS0I-RGJC-FRTS-L1K3T1J1TP26-low.svg図 8-3 短絡保護コンパレータ

図 8-4 に示すように、短絡保護スレッショルドは、CS+ ピンからの外付け直列抵抗 RSET または ISCP ピンからの RISCP を使用して、デフォルトの 50mV スレッショルドから増減できます。RSET 抵抗はスレッショルドを正の方向にシフトし、RISCP 抵抗はスレッショルドを負の方向にシフトします。短絡保護スレッショルドのシフトは、式 3 および式 4 を使用して計算できます。

式 3. GUID-20230630-SS0I-GWN9-W3HX-MJP0ZH2QJ9WB-low.svg
式 4. GUID-20230630-SS0I-TFT2-DM14-GLNMGKQWVMKF-low.svg

図 8-4 に示すように、CS+ ピンと ISCP ピンの間にグリッチ除去コンデンサ CISCP を追加することで、短いスプリアス電流スパイクに対してブランキングを行い、入力マイクロ・カット (LV124、E-10)、AC 重畳 (LV124、E-06)、ISO7637-2 パルス 2A などの高速な車載過渡事象が発生した場合の誤った短絡トリガを防止します。

また、短絡状態のために MOSFET Q2 がオフになると、基板の寄生容量および入力配線ハーネスのインダクタンスによる誘導性の影響により、電源ラインで電圧発振が発生する可能性があります。これらの発振がデバイスの電源ピン VS に達して誤リセットが引き起こされないよう、直列抵抗 RVS を追加で挿入できます。この直列抵抗 RVS は、VS 側のデカップリング・コンデンサ CVS とともに R-C ロー・パス・フィルタを形成し、発振の減衰に役立ちます。

GUID-20230704-SS0I-BW9B-QPDC-KG1RW9K3TBJH-low.svg図 8-4 グリッチ除去フィルタによる短絡保護

LM74912-Q1 は、高精度の電流センシングは不要ですが、何らかのレベルのフォルト保護が必要なアプリケーションを対象としています。たとえば、電源パスのインダクタンスやインピーダンスが、短絡状態での電流の上昇を制限するアプリケーションなどです。

ピーク・ドレイン - ソース間電流と短絡保護応答時間が MOSFET の SOA 定格内に収まるように、外部 N チャネル MOSFET の安全動作領域 (SOA) を慎重に考慮する必要があります。また、与えられた温度範囲における外部 N チャネル MOSFET の RDS(ON) 変動が過電流検出の精度に影響を及ぼすことにも注意してください。