JAJSFC0 データシート

JAJSFC0F December 2013 – August 2025 LMK00334

PRODUCTION DATA

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）

RTV|32
- MPQF166B

サーマルパッド・メカニカル・データ

RTV|32
- QFND448B

発注情報

5.5 電気的特性

特に記述のない限り: V_CC = 3.3V ± 5%, V_CCO = 3.3V ± 5%, 2.5V ± 5%, –40°C ≤ T_A ≤ 85°C、CLKin は差動駆動、入力スルーレート ≥ 3V/ns。標準値は、V_CC = 3.3V、V_CCO = 3.3V、T_A = 25°C の条件および製品特性評価時の推奨動作条件における、最も可能性が高いパラメトリック標準値を示します。このため、標準値は保証されません。⁽¹⁾

パラメータ		テスト条件		最小値	標準値	最大値	単位
消費電流⁽¹⁾
ICC_CORE	コア電源電流、すべての出力がディスエーブル	CLKinX を選択			8.5	10.5	mA
ICC_CORE	コア電源電流、すべての出力がディスエーブル	OSCin を選択			10	13.5	mA
ICC_HCSL					50	58.5	mA
ICC_CMOS					3.5	5.5	mA
ICCO_HCSL	追加出力電源電流、HCSL バンクがイネーブル	両方のバンクに対する出力バンクバイアスおよび負荷電流を含み、すべての出力に R_T = 50Ω を適用			65	81.5	mA
ICCO_CMOS	追加出力消費電流、LVCMOS 出力がイネーブル	200MHz、C_L = 5pF	V_CCO = 3.3V ±5%		9	10	mA
ICCO_CMOS	追加出力消費電流、LVCMOS 出力がイネーブル	200MHz、C_L = 5pF	V_CCO = 2.5V ± 5%		7	8	mA
電源リップル除去 (PSRR)
PSRR_HCSL	リップル誘起位相スプリアスレベル⁽²⁾ 差動 HCSL 出力	156.25MHz			-72		dBc
PSRR_HCSL	リップル誘起位相スプリアスレベル⁽²⁾ 差動 HCSL 出力	312.5MHz			-63		dBc
CMOS 制御入力 (CLKin_SELn、CLKout_TYPEn、REFout_EN)
V_IH	High レベル入力電圧			1.6		V_CC	V
V_IL	Low レベル入力電圧			GND		0.4	V
I_IH	High レベル入力電流	V_IH = V_CC、内部プルダウン抵抗				50	μA
I_IL	Low レベル入力電流	V_IL = 0V、内部プルダウン抵抗		-5	0.1		μA
クロック入力 (CLKin0/CLKin0 、CLKin1/CLKin1 )
f_CLKin	入力周波数範囲⁽⁸⁾	400MHz まで機能可能出力周波数範囲およびタイミングは出力タイプごとに規定されています (LVCMOS 出力仕様を参照)		DC		400	MHz
V_IHD	差動入力高レベル電圧	CLKin は差動駆動				Vcc	V
V_ILD	差動入力低電圧			GND			V
V_ID	差動入力電圧スイング⁽³⁾			0.15		1.3	V
V_CMD	差動入力 CMD 同相電圧	V_ID = 150mV		0.25		V_CC - 1.2	V
		V_ID = 350mV		0.25		V_CC - 1.1
		V_ID = 800mV		0.25		V_CC - 0.9
V_IH	シングルエンド入力 IH 高電圧	CLKinX はシングルエンド駆動 (AC または DC カップリング)、CLKinX* は GND への AC カップリング、または V_CM 範囲内で外部バイアス				V_CC	V
V_IL	シングルエンド入力 IL 低電圧			GND			V
V_{I_SE}	シングルエンド入力電圧スイング⁽⁸⁾			0.3		2	Vpp
V_CM	シングルエンド入力 CM の同相電圧			0.25		V_CC - 1.2	V
ISO_MUX	Mux 絶縁、CLKin0 から CLKin1	f_OFFSET > 50kHz、P_CLKinX = 0dBm	f_CLKin0 = 100MHz		-84		dBc
			f_CLKin0 = 200MHz		-82
			f_CLKin0 = 500MHz		-71
			f_CLKin0 = 1000MHz		-65
水晶振動子インターフェイス (OSCin、OSCout)
F_CLK	外部クロック周波数設定⁽⁸⁾	OSCin 駆動シングルエンド、OSCout はフローティング				250	MHz
F_XTAL	水晶振動子の周波数範囲	基本モード水晶振動子 ESR ≤ 200Ω (10～30MHz) ESR≤125 Ω (30～40MHz)⁽⁴⁾		10		40	MHz
C_IN	OSCin 入力容量				1		pF
HCSL 出力 (CLKoutAn/CLKoutAn、CLKoutBn/CLKoutBn)
f_CLKout	出力周波数範囲⁽⁸⁾	R _L= 50Ω を GND に接続、C_L ≤ 5pF		DC		400	MHz
ジッタ_{ADD_PCle}	PCIe 7.0 の加算 RMS 位相ジッタ⁽⁸⁾	PCIe Gen 7 フィルタ	CLKin: 100MHz、スルーレート ≥ 3V/ns		3.51	5.45	fs
ジッタ_{ADD_PCle}	PCIe 6.0 の加算 RMS 位相ジッタ⁽⁸⁾	PCIe Gen 6 フィルタ	CLKin: 100MHz、スルーレート ≥ 3V/ns		5.04	7.78	fs
ジッタ_{ADD_PCle}	PCIe 5.0 の加算 RMS 位相ジッタ⁽⁸⁾	PCIe Gen 5 フィルタ	CLKin: 100MHz、スルーレート ≥ 3V/ns		7.17	12.8	fs
ジッタ_{ADD_PCle}	PCIe 4.0 の加算 RMS 位相ジッタ⁽⁸⁾	PCIe Gen 4、 PLL BW = 2–5MHz、 CDR = 10MHz	CLKin: 100MHz、スルーレート ≥ 3V/ns		20.3	30.5	fs
ジッタ_{ADD_PCle}	PCIe 3.0 の加算 RMS 位相ジッタ⁽⁸⁾	PCIe Gen 3、 PLL BW = 2–5MHz、 CDR = 10MHz	CLKin: 100MHz、スルーレート ≥ 3V/ns		20.3	30.5	fs
Jitter_ADD	加算 RMS ジッタの積分帯域幅 12MHz ～ 20MHz⁽⁵⁾	V_CCO = 3.3V、 R_T = 50Ω ～ GND	CLKin: 100MHz、スルーレート ≥ 3V/ns		77		fs
ノイズフロア	ノイズフロア f_OFFSET ≥ 10MHz⁽⁶⁾⁽⁷⁾	V_CCO = 3.3V、 R_T = 50Ω ～ GND	CLKin: 100MHz、スルーレート ≥ 3V/ns		-161.3		dBc/Hz
デューティ	デューティサイクル⁽⁸⁾	50% 入力クロックデューティサイクル		45%		55%
V_OH	出力 HIGH 電圧	T_A = 25°C、DC 測定、 R_T = 50Ω ～ GND		520	810	920	mV
V_OH	出力 HIGH 電圧			-150	0.5	150	mV
V_OL	出力 LOW 電圧			-150	0.5	150	mV
V_CROSS	絶対交差点電圧⁽⁸⁾⁽⁹⁾	R _L= 50Ω を GND に接続、C_L ≤ 5pF		250	350	460	mV
V_CROSS	絶対交差点電圧⁽⁸⁾⁽⁹⁾					140	mV
ΔV_CROSS	V_CROSS⁽⁸⁾⁽⁹⁾ の合計変動					140	mV
t_R	出力の立ち上がり時間 (20% から 80% へ)⁽⁹⁾⁽¹²⁾	250MHz、特性インピーダンス 50Ω の最大 10インチまでの均一な伝送ライン、R_L = 50Ω からGNDへ、C_L ≤ 5pF			225	400	ps
t_F	出力の立ち下がり時間 (80% から 20% へ)⁽⁹⁾⁽¹²⁾				225	400	ps
LVCMOS 出力 (REFout)
f_CLKout	出力周波数範囲⁽⁸⁾	C_L ≤ 5pF		DC		250	MHz
Jitter_ADD	加算 RMS ジッタの積分帯域幅 1MHz ～ 20MHz⁽⁵⁾	V_CCO = 3.3V、 C_L ≤ 5pF	100MHz、V入力スルーレート = 3V/ns		95		fs
ノイズフロア	ノイズフロア f_OFFSET ≥ 10MHz⁽⁶⁾⁽⁷⁾	V_CCO = 3.3V、 C_L ≤ 5pF	100MHz、V入力スルーレート = 3V/ns		-159.3		dBc/Hz
デューティ	デューティサイクル⁽⁸⁾	50% 入力クロックデューティサイクル		45%		55%
V_OH	出力 HIGH 電圧	1mA 負荷		V_CCO - 0.1			V
V_OL	出力 LOW 電圧	1mA 負荷				0.1	V
I_OH	出力高レベル電流 (ソース)	V_O = V_CCO / 2	V_CCO = 3.3V		28		mA
			V_CCO = 2.5 V		20		mA
			V_CCO = 3.3V		28		mA
			V_CCO = 2.5 V		20
I_OL	出力低電流 (シンク)		V_CCO = 2.5 V		20
t_R	出力の立ち上がり時間 (20% から 80% へ)⁽⁹⁾⁽¹²⁾	250MHz、特性インピーダンス 50Ω の最大 10インチまでの均一な伝送ライン、R_L = 50Ω からGNDへ、C_L ≤ 5pF			225	400	ps
t_F	出力の立ち下がり時間 (80% から 20% へ)⁽¹⁰⁾⁽¹²⁾				225	400	ps
t_EN	出力イネーブル時間⁽¹⁰⁾	C_L ≤ 5pF				3	サイクル
t_DIS	出力ディスエーブル時間⁽¹⁰⁾	C_L ≤ 5pF				3	サイクル

(1) 消費電流と消費電力の計算の詳細については、および熱管理および電源に関する推奨事項を参照してください。

(2) 電源リップル除去 (PSRR) は、シングルトーン正弦波信号 (リップル) が V_CCO 電源に注入されたときに、クロック出力に変調される、シングルサイドバンドの位相スプリアスレベル (dBc 単位) として定義されます。振幅変調の影響がなく、かつ変調指数が小さいと仮定すると、ピークツーピークの決定性ジッタ (DJ) は、測定されたシングルサイドバンド位相スパーレベル (PSRR) を使用して次のように算出できます: DJ (ps pk-pk) = [ (2 × 10(^PSRR / 20)) / (π × f_CLK) ] × 1E12

(3) V_IDおよび V_OD 電圧の定義については、差動電圧測定に関する用語 を参照してください。

(4) 発振器回路に起動不良がないことを確認するためには、記載された ESR 要件を満たす必要があります。ただし、水晶振動子の最大消費電力 (ドライブレベル) 仕様を下回るために、水晶振動子の ESR 値をより低くする必要があるとは限りません。水晶振動子の駆動レベルに関する考慮事項については、水晶振動子インターフェイスを参照してください。

(5) 100MHz および 156.25MHz のクロック入力条件については、方法 #1 を使用して加算 RMS ジッタ (J_ADD) を計算します: J_ADD = SQRT(J_OUT² - J_SOURCE²) 。ここで、J_OUT は、出力ドライバで測定された合計 RMS ジッタ、J_source は、CLKin に印加されるクロックソースの RMS ジッタです。625MHz クロック入力条件では、付加 RMS ジッタは、方法 #2 を使用して近似されます。J_ADD = SQRT(2 × 10^dBc/10) / (2 × π × f_CLK) で、dBc は、出力ノイズフロアの位相ノイズの電力を 12kHz ～ 20MHz の帯域幅で積分した値です。位相ノイズ電力は次のように計算できます: dBc = Noise Floor + 10 × log₁₀(20MHz – 12kHz).

(6) 出力バッファのノイズフロアは、バッファの外位相ノイズとして測定されます。このオフセットは通常 ≥ 10MHz ですが、周波数が低い場合、測定機器の制限によりこの測定オフセットは最小で 5MHz になることがあります。

(7) クロックの入力スルーレートが小さくなると、位相ノイズフロアは低下します。シングルエンドクロックと比べて、差動クロック入力 (LVPECL、LVDS) は、同相モードノイズ除去により、スルーレートが低い場合でもノイズフロアの劣化を受けにくくなります。ただし、TI はデバイス出力で最高のノイズフロア性能を実現するために、差動クロックに可能な限り高い入力スルーレートを使用することを推奨しています。

(8) この仕様は特性評価によって検証されており、生産時には試験されません。

(9) HCSL または CMOS の AC タイミングパラメータは、出力容量性負荷に依存します。

(10) 出力イネーブル時間は、REFout_EN が Highになった後、出力がイネーブルになるために必要な入力クロックサイクル数です。同様に、出力ディセーブル時間は、REFout_EN が Low になった後、出力がディセーブルされるために必要な入力クロックサイクル数です。正確に測定するため、REFout_EN 信号は、入力クロック周期よりもはるかに速くエッジ遷移する必要があります。

(11) 出力スキューは、同一の出力バッファタイプおよび同一負荷を持ち、同一の電源電圧と温度条件で動作している任意の 2 つの出力間の伝搬遅延差です。

(12) このパラメータは設計によって規定されており、生産時には試験されません。