JAJSCC2 July   2016 SM320C6457-HIREL

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 概要(続き)
    5. 1.5 機能ブロック図
  2. 2改訂履歴
  3. 3Terminal Configuration and Functions
    1. 3.1 Pin Diagram
    2. 3.2 Pin Attributes
      1. 3.2.1 Pin Map
    3. 3.3 Signal Descriptions
  4. 4Specifications
    1. 4.1 Absolute Maximum Ratings
    2. 4.2 ESD Ratings
    3. 4.3 Recommended Operating Conditions
    4. 4.4 Electrical Characteristics
    5. 4.5 Thermal Resistance Characteristics
    6. 4.6 Timing and Switching Characteristics
      1. 4.6.1 Timing Parameters and Information
        1. 4.6.1.1 1.8-V Signal Transition Levels
        2. 4.6.1.2 3.3-V Signal Transition Levels
        3. 4.6.1.3 3.3-V Signal Transition Rates
        4. 4.6.1.4 Timing Parameters and Board Routing Analysis
      2. 4.6.2 Power Supply Sequencing
        1. 4.6.2.1 Power-Supply Decoupling
        2. 4.6.2.2 Power-Down Operation
        3. 4.6.2.3 Power Supply to Peripheral I/O Mapping
      3. 4.6.3 Reset Timing
      4. 4.6.4 Clock and Control Signal Transition Behavior
    7. 4.7 Peripherals
      1. 4.7.1  Enhanced Direct Memory Access (EDMA3) Controller
        1. 4.7.1.1 EDMA3 Device-Specific Information
        2. 4.7.1.2 EDMA3 Channel Synchronization Events
        3. 4.7.1.3 EDMA3 Peripheral Register Description(s)
      2. 4.7.2  Interrupts
        1. 4.7.2.1 Interrupt Sources and Interrupt Controller
        2. 4.7.2.2 External Interrupts Electrical Data/Timing
      3. 4.7.3  Reset Controller
        1. 4.7.3.1 Power-on Reset (POR Pin)
        2. 4.7.3.2 Warm Reset (RESET Pin)
        3. 4.7.3.3 System Reset
        4. 4.7.3.4 CPU Reset
        5. 4.7.3.5 Reset Priority
        6. 4.7.3.6 Reset Controller Register
          1. 4.7.3.6.1 Reset Type Status Register
          2. 4.7.3.6.2 Software Reset Control Register
          3. 4.7.3.6.3 Reset Configuration Register
      4. 4.7.4  PLL1 and PLL1 Controller
        1. 4.7.4.1 PLL1 Controller Device-Specific Information
          1. 4.7.4.1.1 Internal Clocks and Maximum Operating Frequencies
          2. 4.7.4.1.2 PLL1 Controller Operating Modes
          3. 4.7.4.1.3 PLL1 Stabilization, Lock, and Reset Times
        2. 4.7.4.2 PLL1 Controller Memory Map
        3. 4.7.4.3 PLL1 Controller Registers
          1. 4.7.4.3.1  PLL1 Control Register
          2. 4.7.4.3.2  PLL Multiplier Control Register
          3. 4.7.4.3.3  PLL Post-Divider Control Register
          4. 4.7.4.3.4  PLL Controller Divider 3 Register
          5. 4.7.4.3.5  PLL Controller Divider 6 Register
          6. 4.7.4.3.6  PLL Controller Divider 7 Register
          7. 4.7.4.3.7  PLL Controller Divider 8 Register
          8. 4.7.4.3.8  PLL Controller Command Register
          9. 4.7.4.3.9  PLL Controller Status Register
          10. 4.7.4.3.10 PLL Controller Clock Align Control Register
          11. 4.7.4.3.11 PLLDIV Ratio Change Status Register
          12. 4.7.4.3.12 SYSCLK Status Register
        4. 4.7.4.4 PLL1 Controller Input and Output Electrical Data/Timing
      5. 4.7.5  PLL2
        1. 4.7.5.1 PLL2 Device-Specific Information
          1. 4.7.5.1.1 Internal Clocks and Maximum Operating Frequencies
          2. 4.7.5.1.2 PLL2 Operating Modes
        2. 4.7.5.2 PLL2 Input Clock Electrical Data/Timing
      6. 4.7.6  DDR2 Memory Controller
        1. 4.7.6.1 DDR2 Memory Controller Device-Specific Information
        2. 4.7.6.2 DDR2 Memory Controller Peripheral Register Description(s)
        3. 4.7.6.3 DDR2 Memory Controller Electrical Data/Timing
      7. 4.7.7  External Memory Interface A (EMIFA)
        1. 4.7.7.1 EMIFA Device-Specific Information
        2. 4.7.7.2 EMIFA Peripheral Register Description(s)
        3. 4.7.7.3 EMIFA Electrical Data/Timing
          1. 4.7.7.3.1 AECLKIN and AECLKOUT Timing
          2. 4.7.7.3.2 Asynchronous Memory Timing
          3. 4.7.7.3.3 Programmable Synchronous Interface Timing
      8. 4.7.8  I2C Peripheral
        1. 4.7.8.1 I2C Device-Specific Information
        2. 4.7.8.2 I2C Peripheral Register Description(s)
        3. 4.7.8.3 I2C Electrical Data/Timing
          1. 4.7.8.3.1 Inter-Integrated Circuits (I2C) Timing
      9. 4.7.9  Host-Port Interface (HPI) Peripheral
        1. 4.7.9.1 HPI Device-Specific Information
        2. 4.7.9.2 HPI Peripheral Register Description(s)
        3. 4.7.9.3 HPI Electrical Data/Timing
      10. 4.7.10 Multichannel Buffered Serial Port (McBSP)
        1. 4.7.10.1 McBSP Device-Specific Information
          1. 4.7.10.1.1 McBSP Peripheral Register Description(s)
        2. 4.7.10.2 McBSP Electrical Data/Timing
      11. 4.7.11 Ethernet MAC (EMAC)
        1. 4.7.11.1 EMAC Device-Specific Information
        2. 4.7.11.2 EMAC Peripheral Register Description(s)
        3. 4.7.11.3 EMAC Electrical Data/Timing (SGMII)
      12. 4.7.12 Management Data Input/Output (MDIO)
        1. 4.7.12.1 MDIO Peripheral Register Description(s)
        2. 4.7.12.2 MDIO Electrical Data/Timing
      13. 4.7.13 Timers
        1. 4.7.13.1 Timers Device-Specific Information
          1. 4.7.13.1.1 Timer Watchdog Select
        2. 4.7.13.2 Timers Peripheral Register Description(s)
        3. 4.7.13.3 Timers Electrical Data/Timing
      14. 4.7.14 Enhanced Viterbi-Decoder Coprocessor (VCP2)
        1. 4.7.14.1 VCP2 Device-Specific Information
        2. 4.7.14.2 VCP2 Peripheral Register Description
      15. 4.7.15 Enhanced Turbo Decoder Coprocessor (TCP2)
        1. 4.7.15.1 TCP2 Device-Specific Information
      16. 4.7.16 UTOPIA
        1. 4.7.16.1 UTOPIA Device-Specific Information
        2. 4.7.16.2 UTOPIA Peripheral Register Description(s)
        3. 4.7.16.3 UTOPIA Electrical Data/Timing
      17. 4.7.17 Serial RapidIO (SRIO) Port
        1. 4.7.17.1 Serial RapidIO Device-Specific Information
        2. 4.7.17.2 Serial RapidIO Peripheral Register Description(s)
        3. 4.7.17.3 Serial RapidIO Electrical Data/Timing
      18. 4.7.18 General-Purpose Input/Output (GPIO)
        1. 4.7.18.1 GPIO Device-Specific Information
        2. 4.7.18.2 GPIO Peripheral Register Description(s)
        3. 4.7.18.3 GPIO Electrical Data/Timing
      19. 4.7.19 Emulation Features and Capability
        1. 4.7.19.1 Advanced Event Triggering (AET)
        2. 4.7.19.2 Trace
          1. 4.7.19.2.1 Trace Electrical Data/Timing
        3. 4.7.19.3 IEEE 1149.1 JTAG
          1. 4.7.19.3.1 IEEE 1149.1 JTAG Compatibility Statement
          2. 4.7.19.3.2 JTAG Electrical Data/Timing
          3. 4.7.19.3.3 HS-RTDX Electrical Data/Timing
  5. 5Detailed Description
    1. 5.1 Device Overview
    2. 5.2 CPU (DSP Core) Description
    3. 5.3 C64x+ Megamodule
      1. 5.3.1 Memory Architecture
        1. 5.3.1.1 L1P Memory
        2. 5.3.1.2 L1D Memory
        3. 5.3.1.3 L2 Memory
        4. 5.3.1.4 L3 Memory
      2. 5.3.2 Memory Protection
      3. 5.3.3 Bandwidth Management
      4. 5.3.4 Power-Down Control
      5. 5.3.5 Megamodule Resets
      6. 5.3.6 Megamodule Revision
      7. 5.3.7 C64x+ Megamodule Register Descriptions
    4. 5.4 Memory Map Summary
    5. 5.5 Device Configuration
      1. 5.5.1 Device Configuration at Device Reset
      2. 5.5.2 Peripheral Selection After Device Reset
      3. 5.5.3 Device State Control Registers
      4. 5.5.4 Device Status Register Description
      5. 5.5.5 JTAG ID (JTAGID) Register Description
      6. 5.5.6 Pullup/Pulldown Resistors
    6. 5.6 System Interconnect
      1. 5.6.1 Internal Buses, Bridges, and Switch Fabrics
      2. 5.6.2 Data Switch Fabric Connections
      3. 5.6.3 Configuration Switch Fabric
      4. 5.6.4 Bus Priorities
    7. 5.7 Boot Modes
      1. 5.7.1 Second-Level Bootloaders
      2. 5.7.2 Boot Sequence
    8. 5.8 Rake Search Accelerator (RSA)
  6. 6デバイスおよびドキュメントのサポート
    1. 6.1 デバイスの項目表記
    2. 6.2 ツールとソフトウェア
    3. 6.3 ドキュメントのサポート
      1. 6.3.1 ドキュメントの更新通知を受け取る方法
    4. 6.4 Community Resources
    5. 6.5 商標
    6. 6.6 静電気放電に関する注意事項
    7. 6.7 用語集
  7. 7メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • GMH|688
サーマルパッド・メカニカル・データ
発注情報

1 デバイスの概要

1.1 特長

  • 高性能固定小数点デジタル信号プロセッサ(DSP)— SM320C6457-HIREL
    • 1.18ns、1ns、および0.83nsの命令サイクル・タイム
    • 850MHzおよび 1GHzのクロック・レート
    • 1サイクル当たり32ビット命令8個
    • 8000および9600MIPS/MMACS (16ビット)
    • 拡張ケース温度範囲
      • –55 ～100ºC (1GHz)
  • TMS320C64x+™DSPコア
    • SPLOOP専用命令
    • コンパクトな命令(16ビット)
    • 命令セットの強化
    • 例外処理
  • TMS320C64x+ メガモジュールL1/L2メモリ・アーキテクチャ:
    • 256Kビット(32Kb) L1Pプログラム・キャッシュ[ダイレクト・マップ]
    • 256Kビット(32Kb) L1Dデータ・キャッシュ[2ウェイ・セット・アソシエイティブ]
    • 16Mビット(2048Kb) L2統合マップRAM/キャッシュ[柔軟なアロケーション]
      • 最大1MBのL2キャッシュを構成可能
    • 512Kビット(64Kb) L3 ROM
    • タイム・スタンプ・カウンタ
  • エンハンストVCP2
    • 694を超える7.95Kbps AMRチャネルをサポート
    • プログラマブル・コード・パラメータ
  • エンハンスト・ターボ・デコーダ・コプロセッサを2つ装備(TCP2_AおよびTCP2_B)
    • 各TCP2では、2Mbps 3GPP (反復は6回)を最大8個サポート
    • プログラマブル・ターボ・コードおよびデコーディング・パラメータ
  • エンディアン: リトル・エンディアン、ビッグ・エンディアン
  • 64ビット外部メモリ・インターフェイス(EMIFA)
    • 非同期メモリ(SRAM、フラッシュ、EEPROM)および同期メモリ(SBSRAM、ZBT SRAM)に対するグルーレス・インターフェイス
    • 標準同期デバイスおよびカスタム・ロジック(FPGA、CPLD、ASICなど)に対するインターフェイスをサポート
    • 合計32Mバイトのアドレス指定可能な外部メモリ空間
  • 32ビットDDR2メモリ・コントローラ(DDR2-667 SDRAM)
  • 1× Serial RapidIO® Linkが4つ(または4×が1つ)、v1.3準拠
    • 1.25、2.5、3.125Gbpsのリンク・レート
    • メッセージ・パッシング、DirectIOサポート、エラー管理用拡張機能、輻輳制御
    • IEEE 1149.6に準拠したI/O
  • EDMA3コントローラ(64個の独立チャネル)
  • 32/16ビット・ホストポート・インターフェイス(HPI)
  • 1.8V McBSP 2個
  • 10/100/1000Mb/sイーサネットMAC (EMAC)
    • IEEE 802.3準拠
    • v1.8準拠のSGMIIをサポート
    • 独立型送信(TX)チャネルを8個と、独立型受信(RX)チャネルを8個サポート
  • 64ビット汎用タイマを2つサポート
    • 4つの32ビット・タイマとして構成可能
    • ウォッチドッグ・タイマ・モードで構成可能
  • UTOPIA
    • UTOPIAレベル2スレーブATMコントローラ
    • 8ビット送受信動作、1方向当たり最大50MHz
    • ユーザ定義のセル形式、最大64バイト
  • IC間(I2C)の1.8Vバス1本
  • 汎用I/O (GPIO)ピン16本
  • システムPLLおよびPLLコントローラ
  • DDR PLL、DDR2メモリ・コントローラ専用
  • アドバンスト・イベント・トリガリング(AET)互換
  • トレース有効デバイス
  • IPセキュリティをサポート
  • IEEE-1149.1およびIEEE-1149.6 (JTAG™)バウンダリ・スキャン互換
  • 688ピン・ボール・グリッド・アレイ(BGA)パッケージ(GMH Suffix)、0.8mmボール・ピッチ
  • 0.065µm/7レベルCu金属プロセス(CMOS)
  • 3.3V、1.8V、1.1V I/O、1.1Vおよび1.2V内部

1.2 アプリケーション

  • リモート無線ユニット
  • ソフトウェア無線
  • 音声処理
  • 生体認証

1.3 概要

TMS320C64x+™ DSP (SM320C6457-HIREL デバイスを含む)は、 TMS320C6000™DSPプラットフォームの固定小数点DSPとして最高の性能を備えています。SM320C6457-HIRELデバイスは、テキサス・インスツルメンツ(TI)によって開発された第3世代の高性能な先進の VelociTI™VLIW (very-long-instruction-word: 超長命令語)アーキテクチャがベースになっているため、これらのDSPはビデオおよび遠隔通信のインフラストラクチャ、画像処理/医療、ワイヤレスのインフラストラクチャ(WI)などのアプリケーションに最適な選択肢になっています。C64x+デバイスは、C6000™ DSPプラットフォームに含まれるこれまでのデバイスとの間でコードの上位互換性があります。

65nmプロセス・テクノロジをベースとし、1.2GHzのクロック・レートで最大9600MIPS(100万命令/秒) [または1サイクルあたり9600個の16ビットMMAC]の性能を発揮するSM320C6457-HIRELデバイスは、高性能DSPプログラミングのさまざまな要件に対してコスト効率のよいソリューションを提供します。SM320C6457-HIREL DSPは、高速コントローラの動作柔軟性とアレイ・プロセッサの数値計算機能を兼ね備えています。

C64x+ DSPコアでは、8個の機能ユニット、2つのレジスタ・ファイル、および2つのデータ・パスを採用しています。以前のC6000デバイスと同様に、これら8個の機能ユニットのうち2つは、乗算器つまり.Mユニットです。C64x+ の各.Mユニットでは、16ビット×16ビットのMAC (multiply-accumulate: 乗累算)を1クロック・サイクルに4回実行することにより、乗算のスループットがC64xコアの倍になっています。そのため、C64x+コアでは、16ビット×16ビットのMACを、1サイクルに8回実行できます。つまり、1.2GHzのクロック・レートでは、16ビットのMMACが1秒当たり9600回実行されます。さらに、C64x+コアの各乗算器では、1クロック・サイクルに32ビット×32ビットのMACを1回、または8ビット×8ビットのMACを4回実行できます。

SM320C6457-HIRELデバイスには、Serial RapidIO®が含まれています。この高帯域の周辺機器は、ビデオおよび遠隔通信のインフラストラクチャや医療/画像処理など、1枚のボードにDSPを複数個搭載したアプリケーションのシステム性能を劇的に改善し、システム・コストを低減します。

SM320C6457-HIREL DSPには、2レベルのメモリ・システムとして構成されている大容量のオンチップ・メモリが1つ搭載されています。SM320C6457-HIREL デバイス上のレベル1(L1)のプログラム・メモリおよびデータ・メモリは、それぞれ32KBです。このメモリは、マップされたRAM、キャッシュ、またはそれら2つを組み合わせたものとして構成することができます。キャッシュとして構成すると、L1プログラム(L1P)はダイレクト・マップ・キャッシュ、L1データ(L1D)は2ウェイ・セット・アソシエイティブ・キャッシュになります。レベル2 (L2)のメモリは、プログラム空間～データ空間の間で共有され、サイズは2048KBです。L2メモリは、マップされたRAM、キャッシュ、またはそれら2つを組み合わせたものとして構成することもできます。L2は、最大1MBのキャッシュとして構成することができます。C64x+メガモジュールには、32ビット周辺機器構成(CFG)ポート1個、内部DMA (IDMA)コントローラ1個、システム・コンポーネント(リセット/ブート制御、割り込み/例外制御、電源切断制御付き)1個、およびタイムスタンプ用フリーランニング32ビット・タイマ1個も装備されています。

周辺機器セットには、IC間バス・モジュール(I2C)が1つ、McBSP (Multichannel Buffered Serial Port)が2つ、8ビットUTOPIA Slave (Universal Test and Operations PHY Interface for Asynchronous Transfer Mode (ATM) Slave)ポートが1つ、64ビット汎用タイマが2つ(32ビット・タイマ4個としても構成可能)、ユーザ構成可能な16ビットまたは32ビット・ホストポート・インターフェイス(HPI16/HPI32)が1つ、16ピンの汎用入出力ポート(GPIO)(プログラム可能な割り込み/イベント生成モード付き)が1つ、10/100/1000イーサネット・メディア・アクセス・コントローラ(EMAC)(SM320C6457-HIREL DSPコア・プロセッサ～ネットワーク間の効率的なインターフェイスを提供)が1つ、管理データ入出力(MDIO)(EMACの一部でもある)モジュール(32個のMDIOアドレスをすべて連続的にポーリングしてシステム内の全PHYデバイスを列挙する)が1つ、64ビットのグルーレスEMIFA(外部メモリ・インターフェイス)(同期型および非同期型周辺機器とインターフェイスをとることができる)が1つ、および32ビットDDR2SDRAMインターフェイスが1つ含まれています。

1.4 概要(続き)

SM320C6457-HIREL デバイスに搭載されている3つの高性能埋め込み型コプロセッサ[エンハンストViterbiデコーダ・コプロセッサ(VCP2)が1つと、エンハンスト・ターボ・デコーダ・コプロセッサ(TCP2_AおよびTCP2_B)が2つ]により、オンチップのチャネル・デコーディング処理が大幅に高速化されます。CPUクロック÷3で動作するVCP2は、694個を超える7.95Kbpsの適応マルチレート(AMR) [K = 9、R = 1/3]音声チャネルでデコードを実行できます。VCP2では、ハードの判断処理またはソフトの判断処理の生成時、制約長K = 5、6、7、8、9、レートR = 3/4、1/2、1/3、1/4、1/5、および柔軟な多項式をサポートしています。CPUクロック÷3で動作する各TCP2は、384Kbpsのターボ・エンコード・チャネルを最大50個、2Mbpsのターボ・エンコード・チャネルを最大8個デコードすることができます(反復は6回と仮定)。TCP2にはmax*log-mapアルゴリズムが実装され、Third-Generation Partnership Projects (3GPPおよび3GPP2)に必要な多項式およびレートがすべて、完全にプログラム可能なフレーム長およびターボ・インタリーバによってサポートされるように設計されています。反復回数や停止条件などのデコーディング・パラメータも、プログラム可能です。VCP2/TCP2～CPU間の通信は、EDMA3コントローラを介して実行されます。

SM320C6457-HIRELデバイスには開発ツールが一式揃っており、それには新しいCコンパイラ、プログラミングとスケジューリングを簡略化するアセンブリ・オプティマイザ、およびソース・コードの実行を見やすくする Windows®デバッガ・インターフェイスが含まれています。

製品情報(1)

型番 パッケージ 本体サイズ
SM320C6457-HIREL FCBGA (688) 23.00mm×23.00mm
(1) 詳細については、Section 7、「メカニカル、パッケージ、および注文情報」を参照してください。

1.5 機能ブロック図

Figure 1-1は、SM320C6457-HIREL デバイスの機能ブロック図を示しています。

SM320C6457-HIREL Functional_Block_Diagram_6457.gif Figure 1-1 機能ブロック図
(A) TIMER周辺機器のそれぞれ(TIMER1およびTIMER0)は、1つの64ビット汎用タイマまたは2つの32ビット汎用タイマかウォッチ・ドッグ・タイマとして構成可能です。