JAJSCC2 July   2016 SM320C6457-HIREL

PRODUCTION DATA.  

  1. 1デバイスの概要
    1. 1.1 特長
    2. 1.2 アプリケーション
    3. 1.3 概要
    4. 1.4 概要(続き)
    5. 1.5 機能ブロック図
  2. 2改訂履歴
  3. 3Terminal Configuration and Functions
    1. 3.1 Pin Diagram
    2. 3.2 Pin Attributes
      1. 3.2.1 Pin Map
    3. 3.3 Signal Descriptions
  4. 4Specifications
    1. 4.1 Absolute Maximum Ratings
    2. 4.2 ESD Ratings
    3. 4.3 Recommended Operating Conditions
    4. 4.4 Electrical Characteristics
    5. 4.5 Thermal Resistance Characteristics
    6. 4.6 Timing and Switching Characteristics
      1. 4.6.1 Timing Parameters and Information
        1. 4.6.1.1 1.8-V Signal Transition Levels
        2. 4.6.1.2 3.3-V Signal Transition Levels
        3. 4.6.1.3 3.3-V Signal Transition Rates
        4. 4.6.1.4 Timing Parameters and Board Routing Analysis
      2. 4.6.2 Power Supply Sequencing
        1. 4.6.2.1 Power-Supply Decoupling
        2. 4.6.2.2 Power-Down Operation
        3. 4.6.2.3 Power Supply to Peripheral I/O Mapping
      3. 4.6.3 Reset Timing
      4. 4.6.4 Clock and Control Signal Transition Behavior
    7. 4.7 Peripherals
      1. 4.7.1  Enhanced Direct Memory Access (EDMA3) Controller
        1. 4.7.1.1 EDMA3 Device-Specific Information
        2. 4.7.1.2 EDMA3 Channel Synchronization Events
        3. 4.7.1.3 EDMA3 Peripheral Register Description(s)
      2. 4.7.2  Interrupts
        1. 4.7.2.1 Interrupt Sources and Interrupt Controller
        2. 4.7.2.2 External Interrupts Electrical Data/Timing
      3. 4.7.3  Reset Controller
        1. 4.7.3.1 Power-on Reset (POR Pin)
        2. 4.7.3.2 Warm Reset (RESET Pin)
        3. 4.7.3.3 System Reset
        4. 4.7.3.4 CPU Reset
        5. 4.7.3.5 Reset Priority
        6. 4.7.3.6 Reset Controller Register
          1. 4.7.3.6.1 Reset Type Status Register
          2. 4.7.3.6.2 Software Reset Control Register
          3. 4.7.3.6.3 Reset Configuration Register
      4. 4.7.4  PLL1 and PLL1 Controller
        1. 4.7.4.1 PLL1 Controller Device-Specific Information
          1. 4.7.4.1.1 Internal Clocks and Maximum Operating Frequencies
          2. 4.7.4.1.2 PLL1 Controller Operating Modes
          3. 4.7.4.1.3 PLL1 Stabilization, Lock, and Reset Times
        2. 4.7.4.2 PLL1 Controller Memory Map
        3. 4.7.4.3 PLL1 Controller Registers
          1. 4.7.4.3.1  PLL1 Control Register
          2. 4.7.4.3.2  PLL Multiplier Control Register
          3. 4.7.4.3.3  PLL Post-Divider Control Register
          4. 4.7.4.3.4  PLL Controller Divider 3 Register
          5. 4.7.4.3.5  PLL Controller Divider 6 Register
          6. 4.7.4.3.6  PLL Controller Divider 7 Register
          7. 4.7.4.3.7  PLL Controller Divider 8 Register
          8. 4.7.4.3.8  PLL Controller Command Register
          9. 4.7.4.3.9  PLL Controller Status Register
          10. 4.7.4.3.10 PLL Controller Clock Align Control Register
          11. 4.7.4.3.11 PLLDIV Ratio Change Status Register
          12. 4.7.4.3.12 SYSCLK Status Register
        4. 4.7.4.4 PLL1 Controller Input and Output Electrical Data/Timing
      5. 4.7.5  PLL2
        1. 4.7.5.1 PLL2 Device-Specific Information
          1. 4.7.5.1.1 Internal Clocks and Maximum Operating Frequencies
          2. 4.7.5.1.2 PLL2 Operating Modes
        2. 4.7.5.2 PLL2 Input Clock Electrical Data/Timing
      6. 4.7.6  DDR2 Memory Controller
        1. 4.7.6.1 DDR2 Memory Controller Device-Specific Information
        2. 4.7.6.2 DDR2 Memory Controller Peripheral Register Description(s)
        3. 4.7.6.3 DDR2 Memory Controller Electrical Data/Timing
      7. 4.7.7  External Memory Interface A (EMIFA)
        1. 4.7.7.1 EMIFA Device-Specific Information
        2. 4.7.7.2 EMIFA Peripheral Register Description(s)
        3. 4.7.7.3 EMIFA Electrical Data/Timing
          1. 4.7.7.3.1 AECLKIN and AECLKOUT Timing
          2. 4.7.7.3.2 Asynchronous Memory Timing
          3. 4.7.7.3.3 Programmable Synchronous Interface Timing
      8. 4.7.8  I2C Peripheral
        1. 4.7.8.1 I2C Device-Specific Information
        2. 4.7.8.2 I2C Peripheral Register Description(s)
        3. 4.7.8.3 I2C Electrical Data/Timing
          1. 4.7.8.3.1 Inter-Integrated Circuits (I2C) Timing
      9. 4.7.9  Host-Port Interface (HPI) Peripheral
        1. 4.7.9.1 HPI Device-Specific Information
        2. 4.7.9.2 HPI Peripheral Register Description(s)
        3. 4.7.9.3 HPI Electrical Data/Timing
      10. 4.7.10 Multichannel Buffered Serial Port (McBSP)
        1. 4.7.10.1 McBSP Device-Specific Information
          1. 4.7.10.1.1 McBSP Peripheral Register Description(s)
        2. 4.7.10.2 McBSP Electrical Data/Timing
      11. 4.7.11 Ethernet MAC (EMAC)
        1. 4.7.11.1 EMAC Device-Specific Information
        2. 4.7.11.2 EMAC Peripheral Register Description(s)
        3. 4.7.11.3 EMAC Electrical Data/Timing (SGMII)
      12. 4.7.12 Management Data Input/Output (MDIO)
        1. 4.7.12.1 MDIO Peripheral Register Description(s)
        2. 4.7.12.2 MDIO Electrical Data/Timing
      13. 4.7.13 Timers
        1. 4.7.13.1 Timers Device-Specific Information
          1. 4.7.13.1.1 Timer Watchdog Select
        2. 4.7.13.2 Timers Peripheral Register Description(s)
        3. 4.7.13.3 Timers Electrical Data/Timing
      14. 4.7.14 Enhanced Viterbi-Decoder Coprocessor (VCP2)
        1. 4.7.14.1 VCP2 Device-Specific Information
        2. 4.7.14.2 VCP2 Peripheral Register Description
      15. 4.7.15 Enhanced Turbo Decoder Coprocessor (TCP2)
        1. 4.7.15.1 TCP2 Device-Specific Information
      16. 4.7.16 UTOPIA
        1. 4.7.16.1 UTOPIA Device-Specific Information
        2. 4.7.16.2 UTOPIA Peripheral Register Description(s)
        3. 4.7.16.3 UTOPIA Electrical Data/Timing
      17. 4.7.17 Serial RapidIO (SRIO) Port
        1. 4.7.17.1 Serial RapidIO Device-Specific Information
        2. 4.7.17.2 Serial RapidIO Peripheral Register Description(s)
        3. 4.7.17.3 Serial RapidIO Electrical Data/Timing
      18. 4.7.18 General-Purpose Input/Output (GPIO)
        1. 4.7.18.1 GPIO Device-Specific Information
        2. 4.7.18.2 GPIO Peripheral Register Description(s)
        3. 4.7.18.3 GPIO Electrical Data/Timing
      19. 4.7.19 Emulation Features and Capability
        1. 4.7.19.1 Advanced Event Triggering (AET)
        2. 4.7.19.2 Trace
          1. 4.7.19.2.1 Trace Electrical Data/Timing
        3. 4.7.19.3 IEEE 1149.1 JTAG
          1. 4.7.19.3.1 IEEE 1149.1 JTAG Compatibility Statement
          2. 4.7.19.3.2 JTAG Electrical Data/Timing
          3. 4.7.19.3.3 HS-RTDX Electrical Data/Timing
  5. 5Detailed Description
    1. 5.1 Device Overview
    2. 5.2 CPU (DSP Core) Description
    3. 5.3 C64x+ Megamodule
      1. 5.3.1 Memory Architecture
        1. 5.3.1.1 L1P Memory
        2. 5.3.1.2 L1D Memory
        3. 5.3.1.3 L2 Memory
        4. 5.3.1.4 L3 Memory
      2. 5.3.2 Memory Protection
      3. 5.3.3 Bandwidth Management
      4. 5.3.4 Power-Down Control
      5. 5.3.5 Megamodule Resets
      6. 5.3.6 Megamodule Revision
      7. 5.3.7 C64x+ Megamodule Register Descriptions
    4. 5.4 Memory Map Summary
    5. 5.5 Device Configuration
      1. 5.5.1 Device Configuration at Device Reset
      2. 5.5.2 Peripheral Selection After Device Reset
      3. 5.5.3 Device State Control Registers
      4. 5.5.4 Device Status Register Description
      5. 5.5.5 JTAG ID (JTAGID) Register Description
      6. 5.5.6 Pullup/Pulldown Resistors
    6. 5.6 System Interconnect
      1. 5.6.1 Internal Buses, Bridges, and Switch Fabrics
      2. 5.6.2 Data Switch Fabric Connections
      3. 5.6.3 Configuration Switch Fabric
      4. 5.6.4 Bus Priorities
    7. 5.7 Boot Modes
      1. 5.7.1 Second-Level Bootloaders
      2. 5.7.2 Boot Sequence
    8. 5.8 Rake Search Accelerator (RSA)
  6. 6デバイスおよびドキュメントのサポート
    1. 6.1 デバイスの項目表記
    2. 6.2 ツールとソフトウェア
    3. 6.3 ドキュメントのサポート
      1. 6.3.1 ドキュメントの更新通知を受け取る方法
    4. 6.4 Community Resources
    5. 6.5 商標
    6. 6.6 静電気放電に関する注意事項
    7. 6.7 用語集
  7. 7メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
  • GMH|688
サーマルパッド・メカニカル・データ
発注情報

6 デバイスおよびドキュメントのサポート

6.1 デバイスの項目表記

製品開発サイクルの段階を示すために、TIではDSPデバイスとサポート・ツール全ての型番に接頭辞を割り当てます。DSP商用ファミリの各製品には、3つの接頭辞TMX、TMP、またはTMSのいずれか1つが付いています(例: TMX320C6457GMH)。テキサス・インスツルメンツは、サポート・ツールの3つの可能な接頭辞のうち、TMDXおよびTMDSの2つを推奨しています。これらの接頭辞は、製品開発の進展段階を表します。段階には、エンジニアリング・プロトタイプ(TMX/TMDX)から、認定済み製品デバイス/ツール(TMS/TMDS)があります。

デバイスの開発進展フロー:

  • TMX: 実験的デバイス。最終デバイスの電気的特性を必ずしも表しません。
  • TMP: 最終シリコン・ダイ。デバイスの電気的特性に適合しますが、品質および信頼性の検証は完了していません。
  • TMS: 認定済み製品デバイス。

サポート・ツールの開発進展フロー:

  • TMDX: 開発サポート製品。テキサス・インスツルメンツの社内認定試験はまだ完了していません。
  • TMDS: 認定済み開発サポート製品。

TMXおよびTMPデバイスとTMDX開発サポート・ツールは、次の免責条項付きで出荷されます。

  • 「開発的製品は、社内評価を目的としています。」

TMSデバイスとTMDS開発サポート・ツールの特性は完全に明確化されており、デバイスの品質と信頼性が十分に示されてきました。TIの標準保証が適用されます。

予測では、プロトタイプ・デバイス(TMXまたはTMP)は、標準の製品デバイスよりも故障率が高くなります。これらのデバイスの予想される最終故障率はまだ不明確なため、いかなる生産システムにも使用しないことを、テキサス・インスツルメンツは推奨します。認定された製品デバイスのみを使用する必要があります。

TIデバイスの項目表記には、デバイス・ファミリ名の接尾辞も含まれます。この接尾辞は、パッケージ・タイプ(例: GMH)、温度範囲(例: 空白がデフォルト)、およびデバイスの速度範囲(メガヘルツ単位)(例: 空白が1000MHz [1GHz])を示しています。

Figure 6-1 は、TMS320C64x+™ DSP世代の各製品の完全なデバイス名の読み方を示す凡例です。

GMHパッケージ・タイプのC6457のデバイス部品番号および注文情報については、TIのWebサイトwww.ti.comにアクセスするか、貴社のTI営業担当にお問い合わせください。

SM320C6457-HIREL Device_Nomenclature_6857.gif Figure 6-1 TMS320C64x+™ DSPデバイスの項目表記(C6457 DSPを含む)
(A) BGA = ボール・グリッド・アレイ

6.2 ツールとソフトウェア

お客様が独自の機能とソフトウェアをC6457 デバイス上で開発される場合、TIではTMS320C6000™ DSPプラットフォームに適した広範囲にわたる開発ツール(プロセッサの性能評価、コードの生成、実装するアルゴリズムの開発、ソフトウェアおよびハードウェア・モジュールのデバッグと完全統合など)を提供します。ツールのサポート・ドキュメントについては、 Code Composer Studio™統合開発環境(IDE)で電子ファイルがダウンロードできます。

以下の製品では、C6000™ DSPベース・アプリケーションの開発をサポートしています。

  • ソフトウェア開発ツール:
    • Code Composer Studio™統合開発環境(IDE): エディタを含みます。C/C++/アセンブリ言語のコード生成、デバッグおよび追加の開発ツール
    • Scalable, Real-Time Foundation Software (DSP/BIOS™) – DSPアプリケーションをサポートするのに必要な対象のランタイム・ソフトウェアの基本版を提供します。
  • ハードウェア開発ツール:
    • Extended Development System (XDS™) エミュレータ(C6000™ DSPマルチプロセッサ・システムのデバッグをサポート)
    • EVM (評価モジュール)

6.3 ドキュメントのサポート

Table 6-1に示すドキュメントでは、C6457通信インフラストラクチャ用デジタル信号プロセッサについて説明しています。これらのドキュメントは、インターネット上のwww.ti.comから入手可能です。ヒント: www.ti.comで表示される検索ボックスに文献番号を入力してください。

C6457や関連周辺機器などの技術的な付随事項が記述されている現行ドキュメントは、www.ti.com/c6000のC6000 DSPプロダクト・フォルダで提供されています。

Table 6-1 関連ドキュメント

TIドキュメント番号 説明
SPRU732 TMS320C64x/C64x+ DSP CPUおよび命令セット・リファレンス・ガイド。TMS320C6000 DSPファミリのTMS320C64xおよびTMS320C64x+ デジタル信号プロセッサ(DSP)のCPUアーキテクチャ、パイプライン、命令セット、および割り込みについて記述されています。C64x/C64x+ DSP世代は、C6000 DSPプラットフォームの固定小数点デバイスから構成されています。C64x+ DSPは、機能の追加および命令セットの拡張により、C64x DSPを強化したものです。
SPRU871 TMS320C64x+ メガモジュール・リファレンス・ガイド。この文書では、TMS320C64x+ デジタル信号プロセッサ(DSP)メガモジュールについて説明しています。内部ダイレクト・メモリ・アクセス(IDMA)コントローラ、割り込みコントローラ、パワー・ダウン・コントローラ、メモリ保護、帯域幅管理、およびメモリとキャッシュに関する説明も含まれています。
SPRAA84 TMS320C64xからTMS320C64x+へのCPUの移行ガイド。テキサス・インスツルメンツTMS320C64xデジタル信号プロセッサ(DSP)からTMS320C64x+ DSPへの移行について説明しています。本書の目的は、それら2つのコアの相違点を示すことです。これらデバイスの同一機能については、説明されていません。
SPRU889 高速DSPシステムの設計に関するリファレンス・ガイド。高速DSPシステムの設計に関する多くの課題を克服するための推奨事項が記載されています。これらの推奨事項には、C5000 およびC6000 DSPプラットフォームのDSPオーディオ、ビデオ、および通信システムに関する情報が含まれています。
SPRU925 TMS320TCI648x DSP外部メモリ・インターフェイス(EMIF)ユーザーズ・ガイド。本書では、TMS320TCI648x DSPファミリのデジタル信号プロセッサ(DSP)内の外部メモリ・インターフェイス(EMIF)の処理について記述されています。
SPRU725 TMS320TCI648x DSP汎用入出力(GPIO)ユーザーズ・ガイド。本書では、TMS320TCI648x DSPファミリのデジタル信号プロセッサ(DSP)内の汎用入出力(GPIO)周辺機器について記述されています。GPIO周辺機器では、入力または出力として構成可能な専用の汎用ピンが提供されます。入力として構成すると、内部レジスタの状態を読み取ることにより、入力の状態を検出することができます。出力として構成すると、内部レジスタに書き込むことにより、出力ピン上の状態を制御することができます。
SPRU874 TMS320TCI648x DSPホスト・ポート・インターフェイス(HPI)ユーザーズ・ガイド。本書では、TMS320TCI648xデジタル信号プロセッサ(DSP)上のホスト・ポート・インターフェイス(HPI)について記述されています。HPIにより、外部ホスト・プロセッサ(ホスト)は、16ビット(HPI16)または32ビット(HPI32)インターフェイスを使用して、DSPリソース(内部メモリおよび外部メモリも含まれる)に直接アクセスすることができます。
SPRUE11 TMS320TCI648x DSP IC間(I2C)モジュール・ユーザーズ・ガイド。 本書では、TMS320TCI648xデジタル信号プロセッサ(DSP）内のIC間(I2C)モジュールについて記述されています。I2Cは、フィリップスの半導体IC間バス(I2Cバス)仕様バージョン2.1に準拠し、I2Cバスによって接続されている他のデバイスとTMS320TCI648xデバイスとの間でインターフェイスを提供します。本書では、読者がI2Cバスの仕様を理解していることを想定しています。
SPRU806 TMS320TCI648x DSPのソフトウェア・プログラマブル・フェーズロック・ループ(PLL)コントローラUG。本書では、TMS320TCI648xデジタル信号プロセッサ(DSP)内のソフトウェア・プログラマブル・フェーズロック・ループ(PLL)コントローラの処理について記述されています。PLLコントローラは、ソフトウェアによる構成が可能な乗算器および除算器を使用して入力信号を内部で変更できるため、柔軟かつ便利です。得られたクロック出力は、TMS320TCI648x DSPコア、周辺機器、およびTMS320TCI648x DSP内の他モジュールに渡されます。
SPRU818 TMS320TCI648x DSP 64ビット・タイマ・ユーザーズ・ガイド。本書には、TMS320TCI648x DSP内の64ビット・タイマの概要が記載されています。本タイマは、汎用の64ビット・タイマ(1つ)、汎用の32ビット・タイマ(2つ)、またはウォッチドッグ・タイマ(1つ)として構成することができます。32ビット・タイマ(2つ)として構成した場合、各タイマは連動する(チェーン・モード)こともできますし、互いに独立して動作する(アンチェーンド・モード)こともできます。
SPRUE10 TMS320TCI648x DSPターボデコーダ・コプロセッサ2 (TCP2)リファレンス・ガイド。第3世代(3G)セルラー標準に規定された高ビットレート・データ・チャネルのチャネル・デコーディングには、ターボエンコードされたデータのデコーディングが必要です。TMS320C6000™ DSPファミリの一部のデジタル信号プロセッサ(DSP)に含まれるターボデコーダ・コプロセッサ(TCP)は、IS2000および3GPPのワイヤレス標準でこの処理を実行するように設計されています。本書では、TCPの処理およびプログラミングについて記述されています。
SPRUE09 TMS320TCI648x DSP Viterbi-Decoder Coprocessor 2 (VCP2)リファレンス・ガイド。 第3世代(3G)セルラー標準に規定されたボイスおよび低ビットレート・データ・チャネルのチャネル・デコーディングには、畳み込みエンコード・データのデコーディングが必要です。TMS320TCI648xデバイスのViterbi-decoder coprocessor 2 (VCP2)は、IS2000および3GPPのワイヤレス標準でViterbi-Decodingを実行するように設計されています。VCP2コプロセッサは、2Gおよび3Gのワイヤレス・システムで前方誤り訂正が実行されるように設計されています。VCP2コプロセッサは、テキサス・インスツルメンツ(TI)のDSPと組み合わせると、コスト効率が非常に優れた相乗効果のあるソリューションを提供します。VCP2では、333MHzで動作する12.2KbpsクラスA 3G音声チャネルを1941個サポートすることができます。本書では、VCP2の処理およびプログラミングについて記述されています。
SPRUFC4 TMS320TCI6484 DSPイーサネット・メディア・アクセス・コントローラ(EMAC)/管理データ入出力(MDIO)ユーザーズ・ガイド。本書では、TMS320TCI6487/8デバイスに搭載されるイーサネット・メディア・アクセス・コントローラ(EMAC)および物理層(PHY)デバイス管理データ入出力(MDIO)モジュールの機能について記述されています。そして、EMACおよびMDIOモジュールの機能、これらのアーキテクチャと処理に関するディスカッション、それらのモジュールが外部とどのようにして接続されるか、および各モジュールのレジスタの説明が記載されています。
SPRUGK5 TMS320C6457 DSP DDR2メモリ・コントローラ・ユーザーズ・ガイド。本書では、TMS320C6457デジタル信号プロセッサ(DSP)内のDDR2メモリ・コントローラについて記述されています。
SPRUGK6 TMS320C6457 DSPエンハンストDMA(EDMA3)コントローラ・ユーザーズ・ガイド。本書では、TMS320C6457デバイス上のエンハンストDMA (EDMA3)コントローラについて記述されています。
SPRUGK2 TMS320C6457 DSP外部メモリ・インターフェイス(EMIF)ユーザーズ・ガイド。本書では、TMS320C6457 DSPファミリのデジタル信号プロセッサ(DSP)内の外部メモリ・インターフェイス(EMIF)の処理について記述されています。
SPRUGL2 TMS320C6457 DSP汎用入出力(GPIO)ユーザーズ・ガイド。本書では、TMS320C6457 DSPファミリのデジタル信号プロセッサ(DSP)内の汎用入出力(GPIO)周辺機器について記述されています。GPIO周辺機器では、入力または出力として構成可能な専用の汎用ピンが提供されます。入力として構成すると、内部レジスタの状態を読み取ることにより、入力の状態を検出することができます。出力として構成すると、内部レジスタに書き込むことにより、出力ピン上の状態を制御することができます。
SPRUGK7 TMS320C6457 DSPホスト・ポート・インターフェイス(HPI)ユーザーズ・ガイド。本書では、TMS320C6457デジタル信号プロセッサ(DSP)上のホスト・ポート・インターフェイス(HPI)について記述されています。HPIにより、外部ホスト・プロセッサ(ホスト)は、16ビット(HPI16)または32ビット(HPI32)インターフェイスを使用して、DSPリソース(内部メモリおよび外部メモリも含まれる)に直接アクセスすることができます。
SPRUGK3 TMS320C6457 DSP IC間(I2C)モジュール・ユーザーズ・ガイド。 本書は、TMS320C6457デジタル信号プロセッサ(DSP)のIC間(I2C)モジュールについて記述されています。I2Cは、フィリップスの半導体IC間バス(I2Cバス)仕様バージョン2.1に準拠し、I2Cバスによって接続されている他のデバイスとTMS320C6457デバイスとの間でインターフェイスを提供します。本書では、読者がI2Cバスの仕様を理解していることを想定しています。
SPRUGK4 TMS320C6457 Serial RapidIO (SRIO)ユーザーズ・ガイド。本書では、TMS320C6457デバイス上のSerial RapidIO (SRIO)について記述されています。
SPRUGL3 TMS320C6457 DSPのソフトウェア・プログラマブル・フェーズロック・ループ(PLL)コントローラUG。本書では、TMS320C6457デジタル信号プロセッサ(DSP)内のソフトウェア・プログラマブル・フェーズロック・ループ(PLL)コントローラの処理について記述されています。PLLコントローラは、ソフトウェアによる構成が可能な乗算器および除算器を使用して入力信号を内部で変更できるため、柔軟かつ便利です。得られたクロック出力は、TMS320C6457 DSPコア、周辺機器、およびTMS320C6457 DSP内の他モジュールに渡されます。
SPRUGL0 TMS320C6457 DSP 64ビット・タイマ・ユーザーズ・ガイド。本書には、TMS320C6457 DSP内の64ビット・タイマの概要が記載されています。本タイマは、汎用の64ビット・タイマ(1つ)、汎用の32ビット・タイマ(2つ)、またはウォッチドッグ・タイマ(1つ)として構成することができます。32ビット・タイマ(2つ)として構成した場合、各タイマは連動する(チェーン・モード)こともできますし、互いに独立して動作する(アンチェーンド・モード)こともできます。
SPRUGK1 TMS320C6457 DSPターボデコーダ・コプロセッサ2 (TCP2)リファレンス・ガイド。第3世代(3G)セルラー標準に規定された高ビットレート・データ・チャネルのチャネル・デコーディングには、ターボエンコードされたデータのデコーディングが必要です。TMS320C6000™ DSPファミリの一部のデジタル信号プロセッサ(DSP)に含まれるターボデコーダ・コプロセッサ(TCP)は、IS2000および3GPPのワイヤレス標準でこの処理を実行するように設計されています。本書では、TCPの処理およびプログラミングについて記述されています。
SPRUGL1 TMS320C6457 DSP Universal Test & Operations PHY Interface for ATM 2 (UTOPIA2)ユーザーズ・ガイド。本書では、TMS320C6000™ DSPファミリのTMS320C6457デジタル信号プロセッサ(DSP)内のUniversal Test and Operations PHY Interface for Asynchronous Transfer Mode (ATM) 2 (UTOPIA2)について記述されています。
SPRUGK0 TMS320C6457 DSP Viterbi-Decoder Coprocessor 2 (VCP2)リファレンス・ガイド。 第3世代(3G)セルラー標準に規定されたボイスおよび低ビットレート・データ・チャネルのチャネル・デコーディングには、畳み込みエンコード・データのデコーディングが必要です。TMS320C6457デバイスのViterbi-decoder coprocessor 2 (VCP2)は、IS2000および3GPPのワイヤレス標準でViterbi-Decodingを実行するように設計されています。VCP2コプロセッサは、2Gおよび3Gのワイヤレス・システムで前方誤り訂正が実行されるように設計されています。VCP2コプロセッサは、テキサス・インスツルメンツ(TI)のDSPと組み合わせると、コスト効率が非常に優れた相乗効果のあるソリューションを提供します。VCP2では、333MHzで動作する12.2KbpsクラスA 3G音声チャネルを1941個サポートすることができます。本書では、VCP2の処理およびプログラミングについて記述されています。
SPRUGK9 TMS320C6457 DSPイーサネット・メディア・アクセス・コントローラ(EMAC)/管理データ入出力(MDIO)ユーザーズ・ガイド。本書では、TMS320C6457デバイスに搭載されるイーサネット・メディア・アクセス・コントローラ(EMAC)および物理層(PHY)デバイス管理データ入出力(MDIO)モジュールの機能について記述されています。そして、EMACおよびMDIOモジュールの機能、これらのアーキテクチャと処理に関するディスカッション、それらのモジュールが外部とどのようにして接続されるか、および各モジュールのレジスタの説明が記載されています。
SPRUGK8 TMS320C6457 DSP Multichannel Buffered Serial Port (McBSP)リファレンス・ガイド。 本書では、TMS320C6000™ DSPファミリのデジタル信号プロセッサ(DSP)内のMultichannel Buffered Serial Port (McBSP)の処理について記述されています。
SPRUGL4 TMS320C6457 DSP電源/スリープ・コントローラ(PSC)ユーザーズ・ガイド。 本書には、TMS320C6457デバイス内の電源/スリープ・コントローラ(PSC)の使用方法が記載されています。
SPRUGL5 TMS320C6457 DSPブートローダ・ユーザーズ・ガイド。本書には、TMS320C6457デジタル信号プロセッサ(DSP)で提供されるオンチップ・ブートローダの機能が記載されています。

6.3.1 ドキュメントの更新通知を受け取る方法

ドキュメントの更新についての通知を受け取るには、ti.comのデバイス製品フォルダを開いてください。右上の隅にある「通知を受け取る」をクリックして登録すると、変更されたすべての製品情報に関するダイジェストを毎週受け取れます。変更の詳細については、修正されたドキュメントに含まれている改訂履歴をご覧ください。

6.4 Community Resources

以下のリンクから、TIのコミュニティ・リソースにアクセスできます。リンクされているコンテンツは、該当する貢献者により、現状のまま提供されるものです。これらはTIの仕様を構成するものではなく、必ずしもTIの見解を反映したものではありません。TIの使用条件を参照してください。

    TI E2E™オンライン・コミュニティ TIのE2E（Engineer-to-Engineer）コミュニティ。エンジニア間の共同作業を促す目的で作成されたものです。e2e.ti.comで他のエンジニアに質問し、知識を共有し、アイディアを検討することで、問題解決を促すことができます。
    TI Embedded Processors Wiki Texas Instruments Embedded Processors Wiki. Established to help developers get started with Embedded Processors from Texas Instruments and to foster innovation and growth of general knowledge about the hardware and software surrounding these devices.

6.5 商標

TMS320C64x+, TMS320C6000, VelociTI, Code Composer Studio, E2E are trademarks of Texas Instruments.

Windows is a registered trademark of Microsoft Corporation.

All other trademarks are the property of their respective owners.

6.6 静電気放電に関する注意事項

esds-image

すべての集積回路は、適切なESD保護方法を用いて、取扱いと保存を行うようにして下さい。

静電気放電はわずかな性能の低下から完全なデバイスの故障に至るまで、様々な損傷を与えます。高精度の集積回路は、損傷に対して敏感であり、極めてわずかなパラメータの変化により、デバイスに規定された仕様に適合しなくなる場合があります。

6.7 用語集

    TI 用語集 この用語集には、用語や略語の一覧および定義が記載されています。