JAJSP37B july 2022 – july 2023 TAS2781
PRODUCTION DATA
TAS2781 の Class-D 出力には Y ブリッジ構成が使用されており、再生中の効率を向上させています。内蔵の LVS () により、PVDDH 電源か PVDDL 電源を選択することができます。この機能をイネーブルにするには、PVDDH と PVDDL の両方からデバイスに電源供給されているときに CDS_MODE[1:0] ビットを 2'b00 にセットします。Y ブリッジ・モードが構成されていない場合、クリッピングが発生することになっても、デバイスは Class-D 出力用に選択された電源のみを使用します。デバイスは、Class-D 出力への電源供給に PVDDH のみを使用して動作できます。この構成では、PVDDL への電力は外部電源から供給するか (レジスタ・ビット PVDDL_MODE=0)、または内部 LDO で生成します (レジスタ・ビット PVDDL_MODE[7]=1)。この場合、CDS_MODE[7:6] ビットは 2'b10 にセットしてください。TAS2781 の Y ブリッジを PVDDL 低電力で使用した場合、アイドル状態に近い超低消費電力のときのみ PVDDL レールに切り替えることができます。これにより、アイドル状態に近いときの Class-D 出力スイングは低減し、PVDDL 電源の電流要件が制限されます。このモードにするには、CDS_MODE[7:6] レジスタを 2'b11 にセットします。
電力モード時の動作のプログラミングの詳細については、を参照してください。
で決定された Class-D 電源に変更 (PVDDL から PVDDH) すると、スレッショルドを超える入力信号に関係した遅延が発生します。この遅延はのレジスタの CDS_DLY[1:0] ビットでプログラムできます。
Y ブリッジ・モードの場合、PVDDH が (PVDDL + 2.5V) レベルを下回ると、Y ブリッジは電源間のスイッチングを停止して、PVDDH 電源のままになります。