JAJSHM1B July   2008  – June 2019 TPS5450-Q1

PRODUCTION DATA.  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
    1.     Device Images
      1.      概略回路図と効率曲線
  4. 4 改訂履歴
  5. 5 Pin Configuration and Functions
    1.     Pin Functions
  6. 6 Specifications
    1. 6.1 Absolute Maximum Ratings
    2. 6.2 Recommended Operating Conditions
    3. 6.3 Thermal Information
    4. 6.4 Dissipation Ratings
    5. 6.5 Electrical Characteristics
    6. 6.6 Typical Characteristics
  7. 7 Detailed Description
    1. 7.1 Overview
    2. 7.2 Functional Block Diagram
    3. 7.3 Feature Description
      1. 7.3.1  Oscillator Frequency
      2. 7.3.2  Voltage Reference
      3. 7.3.3  Enable (ENA) and Internal Slow Start
      4. 7.3.4  Undervoltage Lockout (UVLO)
      5. 7.3.5  Output Feedback (VSENSE) and Internal Compensation
      6. 7.3.6  Voltage Feedforward
      7. 7.3.7  Pulse-Width-Modulation (PWM) Control
      8. 7.3.8  Overcurrent Limiting
      9. 7.3.9  Overvoltage Protection
      10. 7.3.10 Thermal Shutdown
  8. 8 Application Information
    1. 8.1 Application Information
    2. 8.2 Typical Application
      1. 8.2.1 Design Requirements
      2. 8.2.2 Detailed Design Procedure
        1. 8.2.2.1  Custom Design With WEBENCH® Tools
        2. 8.2.2.2  Boost Capacitor (BOOT)
        3. 8.2.2.3  Switching Frequency
        4. 8.2.2.4  Input Capacitors
        5. 8.2.2.5  Output Filter Components
          1. 8.2.2.5.1 Inductor Selection
          2. 8.2.2.5.2 Capacitor Selection
        6. 8.2.2.6  Output Voltage Setpoint
        7. 8.2.2.7  Boot Capacitor
        8. 8.2.2.8  Catch Diode
        9. 8.2.2.9  Output Voltage Limitations
        10. 8.2.2.10 Internal Compensation Network
      3. 8.2.3 Application Curves
  9. 9 Layout
    1. 9.1 Layout Guidelines
    2. 9.2 Layout Examples
    3. 9.3 Thermal Calculations
  10. 10デバイスおよびドキュメントのサポート
    1. 10.1 デバイス・サポート
      1. 10.1.1 デベロッパー・ネットワークの製品に関する免責事項
    2. 10.2 開発サポート
      1. 10.2.1 WEBENCH®ツールによるカスタム設計
    3. 10.3 ドキュメントの更新通知を受け取る方法
    4. 10.4 コミュニティ・リソース
    5. 10.5 商標
    6. 10.6 静電気放電に関する注意事項
    7. 10.7 Glossary
  11. 11メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

6.3 Thermal Information

THERMAL METRIC(1) TPS5450-Q1 UNITS
DDA
8 PINS
θJA Junction-to-ambient thermal resistance(2) 48.2 °C/W
θJCtop Junction-to-case (top) thermal resistance(3) 47.1 °C/W
θJB Junction-to-board thermal resistance(4) 22.5 °C/W
ψJT Junction-to-top characterization parameter(5) 5.4 °C/W
ψJB Junction-to-board characterization parameter(6) 22.4 °C/W
θJCbot Junction-to-case (bottom) thermal resistance(7) 2.9 °C/W
(1) 従来および新しい熱測定値の詳細については、『Semiconductor and IC Package Thermal Metrics』アプリケーション・レポート(SPRA953)を参照してください。
(2) 自然対流における、接合部と周囲の空気との間の熱抵抗は、JESD51-2aに記述されている環境において、JESD51-7で規定されているJEDEC標準のHigh-Kボード上でのシミュレーションによって求められます。
(3) 接合部とケース(上面)との間の熱抵抗は、パッケージ上面での冷却板試験のシミュレーションによって求められます。JEDEC規格試験では規定されていませんが、ANSIが策定したSEMI規格のG30-88に類似した記述があります。
(4) 接合部と基板との間の熱抵抗は JESD51-8で説明されているように、PCB温度を制御するリング型冷却板冶具で環境をシミュレーションすることにより求められます。
(5) 接合部とケース上部との間の特性パラメータψJTは、実際のシステムにおけるデバイスの接合部温度を推定するもので、JESD51-2a (セクション6および7)に記述されている手順を用いて、RθJAを求めるためのシミュレーションデータから抽出されます。
(6) 接合部と基板との間の特性パラメータψJBは、実際のシステムにおけるデバイスの接合部温度を推定するもので、JESD51-2a (セクション6および7)に記述されている手順を用いて、RθJAを求めるためのシミュレーションデータから抽出されます。
(7) 接合部とケース(底面)との間の熱抵抗は、露出したパッド(Power PAD)上での冷却板試験のシミュレーションによって求められます。JEDEC規格試験では規定されていませんが、ANSIが策定したSEMI規格のG30-88に類似した内容があります。
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