JAJSJ34G April   1997  – July 2022 UC1842 , UC1843 , UC1844 , UC1845 , UC2842 , UC2843 , UC2844 , UC2845 , UC3842 , UC3843 , UC3844 , UC3845

PRODUCTION DATA  

  1. 1 特長
  2. 2 アプリケーション
  3. 3 概要
  4. 4 改訂履歴
  5. 5 デバイス比較表
  6. 6 ピン構成および機能
  7. 7 仕様
    1. 7.1 絶対最大定格
    2. 7.2 ESD 定格
    3. 7.3 推奨動作条件
    4. 7.4 熱に関する情報
    5. 7.5 電気的特性
    6. 7.6 標準的特性
  8. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  ピンの詳細説明
        1. 8.3.1.1 COMP
        2. 8.3.1.2 VFB
        3. 8.3.1.3 ISENSE
        4. 8.3.1.4 RT/CT
        5. 8.3.1.5 GROUND
        6. 8.3.1.6 OUTPUT
        7. 8.3.1.7 VCC
        8. 8.3.1.8 VREF
      2. 8.3.2  パルス単位の電流制限
      3. 8.3.3  電流検出
      4. 8.3.4  出力抵抗の低いエラー・アンプ
      5. 8.3.5  低電圧誤動作防止
      6. 8.3.6  発振器
      7. 8.3.7  同期
      8. 8.3.8  シャットダウン技法
      9. 8.3.9  勾配補償
      10. 8.3.10 ソフト・スタート
      11. 8.3.11 電圧モード
    4. 8.4 デバイスの機能モード
      1. 8.4.1 通常動作
      2. 8.4.2 UVLO モード
  9. 9 アプリケーションと実装
    1. 9.1 アプリケーション情報
      1. 9.1.1 開ループのテスト装置
    2. 9.2 代表的なアプリケーション
      1. 9.2.1 設計要件
      2. 9.2.2 詳細な設計手順
        1. 9.2.2.1  入力バルク容量と最小バルク電圧
        2. 9.2.2.2  トランスの巻線比と最大デューティ・サイクル
        3. 9.2.2.3  トランスのインダクタンスとピーク電流
        4. 9.2.2.4  出力コンデンサ
        5. 9.2.2.5  電流検出ネットワーク
        6. 9.2.2.6  ゲート駆動抵抗
        7. 9.2.2.7  VREF コンデンサ
        8. 9.2.2.8  RT/CT
        9. 9.2.2.9  スタートアップ回路
        10. 9.2.2.10 電圧帰還補償
          1. 9.2.2.10.1 電力段の極とゼロ
          2. 9.2.2.10.2 勾配補償
          3. 9.2.2.10.3 開ループ・ゲイン
          4. 9.2.2.10.4 補償ループ
      3. 9.2.3 アプリケーション曲線
  10. 10電源に関する推奨事項
  11. 11レイアウト
    1. 11.1 レイアウトのガイドライン
      1. 11.1.1 フィードバック配線
      2. 11.1.2 バイパス・コンデンサ
      3. 11.1.3 補償部品
      4. 11.1.4 トレースとグランド・プレーン
    2. 11.2 レイアウト例
  12. 12デバイスおよびドキュメントのサポート
    1. 12.1 Receiving Notification of Documentation Updates
    2. 12.2 サポート・リソース
    3. 12.3 商標
    4. 12.4 Electrostatic Discharge Caution
    5. 12.5 Glossary
  13. 13メカニカル、パッケージ、および注文情報

パッケージ・オプション

メカニカル・データ（パッケージ｜ピン）
サーマルパッド・メカニカル・データ
発注情報

8.3.4 出力抵抗の低いエラー・アンプ

エラー・アンプの出力は、電流源と並列のオープン・コレクタです。出力抵抗が低いため、エラー・アンプのフィードバックとして、補償ピンの入力にさまざまなインピーダンス・ネットワークを使用できます。エラー・アンプの出力 COMP は、TL431 など外部にある 2 次側の調整可能な電圧レギュレータを使用し、光アイソレータ経由で 2 次側から 1 次側への絶縁境界をまたいでエラー信号を送信することにより、2 次側レギュレーションの制御ポートとして多く使用されます。この構成では、COMP ピンを光アイソレータのフィードバックに直接接続します。1 次側では、UCx48x のエラー・アンプへの反転入力 VFB を、GROUND に接続する必要があります。VFB を GROUND に接続すると、エラー・アンプの出力 COMP が強制的に High 状態になり、ソース電流は通常は 0.8mA になります。光アイソレータは、エラー・アンプの出力 High レベル VOH より低い COMP ピンを制御するため、ソース電流能力に打ち勝つ必要があります。

1 次側レギュレーションでは、エラー・アンプ VFB への反転入力を構成し、分圧抵抗を使用して、レギュレーション対象のコンバータ出力電圧に比例する信号を供給します。VFB と COMP との間に、電圧ループ補償部品を追加します。エラー・アンプへの内部非反転入力は、2.5V にトリムされます。安定性を最大限に高めるため、VFB リードの長さはできるだけ短くし、VFB の浮遊容量を最小限に抑えます。

COMP の内部分圧抵抗は R:2R の比率で維持されます。内部抵抗の実際の値は、どのようなアプリケーションでも重要ではありません。

GUID-35AF1ECA-C7DB-41FB-AB81-C82EDF90DEBB-low.gif
エラー・アンプは、最大 0.5mA の電流をソースまたはシンクできます。
図 8-4 エラー・アンプの構成の回路図