JAJSXC2A July   2025  – October 2025 UCC57142-Q1 , UCC57148-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 タイミング図
    8. 5.8 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 入力段
      2. 6.3.2 イネーブル / 故障 (EN/FLT)
      3. 6.3.3 ドライバ段
      4. 6.3.4 過電流 (OC) 保護
      5. 6.3.5 サーマル シャットダウン
    4. 6.4 デバイスの機能モード
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 MOSFET / IGBT / SiC MOSFET の駆動
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
          1. 7.2.1.2.1 VDD 低電圧誤動作防止
          2. 7.2.1.2.2 消費電力
        3. 7.2.1.3 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
      3. 7.4.3 熱に関する注意事項
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 サード・パーティ製品に関する免責事項
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

パッケージ・オプション

デバイスごとのパッケージ図は、PDF版データシートをご参照ください。

メカニカル・データ（パッケージ｜ピン）
  • DBV|6
サーマルパッド・メカニカル・データ
発注情報
7.2.1.2.1 VDD 低電圧誤動作防止

UCC57142-Q1 デバイスは 12V の低電圧誤動作防止スレッショルドを、UCC57148-Q1 デバイスは 8V の低電圧誤動作防止スレッショルドを備えています。UVLO ヒステリシス範囲により、バイアス電源にノイズが存在することによるチャタリングを防止できます。UVLO ヒステリシスの標準値は、1V と予想されます。起動時の UVLO 機能により、または電源電圧が立ち上がりスレッショルドを超えたとき、ターンオン遅延は 2μs と予想されます。UVLO ターンオフ遅延も可能な限り最小化され、最大 3μs に抑えられています。UVLO 遅延は、VDD に発生する非常に高速な過渡によって発生する可能性のあるチャタリングを最小限に抑えるように設計されています。バイアス電源が UVLO スレッショルドを下回ると、入力ピンの状態に関係なく、出力はアクティブに Low に保持されます。UVLO を終了すると、EN/FLT は外部プルアップ回路によって充電されます。故障が解消される時間は、RFLTC と CFLTC の時定数で決まります。UVLO を終了し、故障が解消される時間と UVLO ターンオン遅延よりも長い時間経過した後、IN の最初の立ち上がりエッジの後、OUT は IN に追従します。

UCC57142-Q1 UCC57148-Q1 UVLO タイミング図図 7-2 UVLO タイミング図