JADA150A March   2025  – May 2026 AM62L

 

  1.   1
  2.   概要
  3.   商標
  4. 1 概要
    1. 1.1 ユーザー ガイドの使用に関するガイドライン
      1. 1.1.1 カスタム ボード回路図設計ガイドライン — ユーザー ガイドで使用されている参照資料
      2. 1.1.2 プロセッサ ファミリ固有のユーザー ガイド
      3. 1.1.3 回路設計ガイドライン
      4. 1.1.4 回路図レビュー チェックリスト
        1. 1.1.4.1 すべての「回路図設計ガイドライン」と「回路図レビュー」セクションで使用するための共通チェックリスト
          1. 1.1.4.1.1 カスタム ボード回路図設計実装チェックリストのサブセクション説明
      5. 1.1.5 回路図のセルフ レビュー時にユーザー ガイドを使用する際の FAQ (よくある質問) 参照情報
    2. 1.2 AM62Lx プロセッサ ファミリのプロセッサ リスト
    3. 1.3 回路設計ガイドラインおよび回路図レビュー チェックリストの更新
  5. 2 関連資料と FAQ
    1. 2.1 カスタム ボード回路図設計時に一般的に参照される関連資料へのリンク
    2. 2.2 カスタム ボード設計におけるハードウェア設計上の検討事項ユーザー ガイド
  6. 3 プロセッサ固有の情報
    1. 3.1 AM62Lx プロセッサ ファミリのペリフェラルと IO の変更の概要 (AM62x プロセッサ ファミリに基づく)
      1. 3.1.1 シリコンのリビジョン
    2. 3.2 プロセッサ OPN (注文可能な型番) の選択
    3. 3.3 評価基板 (EVM) 回路図のバージョンおよびリビジョンの参照
    4. 3.4 ユーザー ガイドの編集で参照されているプロセッサ固有のデータシートの使用事例とバージョン
    5. 3.5 ペリフェラル インスタンスの命名規則 - データシートと TRM
    6. 3.6 未使用時のプロセッサ ペリフェラルと IO 接続 (未使用)
    7. 3.7 AM62Lx プロセッサ ファミリの発注と品質に関する情報
    8. 3.8 必要なプロセッサの GPN (汎用型番) と OPN (注文用型番) の選択に関するチェックリスト
  7. 4 プロセッサの電源アーキテクチャ
    1. 4.1 プロセッサ固有およびペリフェラル (接続されたデバイス) 用電源レールの生成
      1. 4.1.1 AM62Lx プロセッサ ファミリの電力アーキテクチャ
        1. 4.1.1.1 パワー アーキテクチャ ベースのパワー マネージメント IC (PMIC)
          1. 4.1.1.1.1 TPS65214x 用 PMIC ベース電源アーキテクチャのチェックリスト
          2. 4.1.1.1.2 その他の参考資料
        2. 4.1.1.2 ディスクリート パワー デバイス (DC/DC、LDO) ベースの電源アーキテクチャ
          1. 4.1.1.2.1 ディスクリート DC/DC
          2. 4.1.1.2.2 ディスクリート LDO
          3. 4.1.1.2.3 ディスクリート パワー デバイス (DC/DC、LDO) ベースの電源アーキテクチャ チェックリスト
    2. 4.2 プロセッサの電源レールの電源制御、シーケンシング、電源過負荷保護機能
      1. 4.2.1 ロード スイッチ (プロセッサ電源レールの電源スイッチング)
        1. 4.2.1.1 ロード スイッチ (プロセッサ電源レール電源スイッチング) のチェックリスト
      2. 4.2.2 eFuse IC (パワー スイッチングおよび保護)
  8. 5 一般的な推奨事項
    1. 5.1 プロセッサ性能評価基板 (EVM)
      1. 5.1.1 評価基板 (スタータ キット) チェックリスト
    2. 5.2 プロセッサ固有の評価基板 (EVM) とデータシートの対比
      1. 5.2.1 部品の選択に関する注意事項
        1. 5.2.1.1 直列抵抗
        2. 5.2.1.2 並列プル抵抗
        3. 5.2.1.3 駆動強度またはスルー構成
        4. 5.2.1.4 プロセッサ固有のデータシートに関する推奨事項
        5. 5.2.1.5 プロセッサ IO の保護 — 外部 ESD 保護デバイス用の実装
        6. 5.2.1.6 ペリフェラル クロック出力の直列抵抗
        7. 5.2.1.7 ペリフェラル クロック出力のプルダウン抵抗
        8. 5.2.1.8 部品選定チェックリスト
      2. 5.2.2 評価基板の設計 (回路図、基板) および再利用に関する追加情報
        1. 5.2.2.1 設計、レビュー、CAD 注記を追加した評価基板回路図の更新
        2. 5.2.2.2 カスタム基板設計に再利用する評価基板設計ファイル
          1. 5.2.2.2.1 モジュールの回路図セクション
          2. 5.2.2.2.2 カスタム基板設計に再利用可能な評価基板設計ファイル - チェックリスト
        3. 5.2.2.3 評価基板の回路図ページのシーケンシング (機能や再利用に基づく) と評価基板のレイアウト
    3. 5.3 プロセッサ固有の SDK
    4. 5.4 カスタム ボード設計を始める前の、一般的な設計推奨事項 (知っておくべきこと)
      1. 5.4.1  プロセッサ関連ドキュメント
      2. 5.4.2  プロセッサのピン属性 (ピン配置) の検証
      3. 5.4.3  デバイス比較、IOSET および電圧競合
      4. 5.4.4  RSVD0 予約済みピン(信号)
      5. 5.4.5  PADCONFIG レジスタに関する注意事項
      6. 5.4.6  フェイルセーフ動作のためのプロセッサ IO (信号) 絶縁
      7. 5.4.7  ピン接続要件とプロセッサ固有の評価基板の参照
      8. 5.4.8  カスタム ボード高速インターフェイス設計ガイドライン
      9. 5.4.9  LVCMOS (GPIO) 出力の電流ソースまたは電流シンクに関する推奨事項
      10. 5.4.10 低速ランプ信号 (入力) またはコンデンサ負荷 (IO 出力での大きな値) のプロセッサ IO への接続
      11. 5.4.11 カスタム ボード設計時のプロセッサおよびプロセッサ ペリフェラル設計に関するクエリについて
      12. 5.4.12 「カスタム ボード設計チェックリスト」を始める前の、一般的な設計推奨事項 (知っておくべきこと)
      13. 5.4.13 装着されるデバイスに関する推奨事項
  9. 6 電源、クロック、リセット、ブート、デバッグに関するプロセッサ固有の推奨事項
    1. 6.1 共通 (プロセッサのスタートアップ) 接続
      1. 6.1.1 電源
        1. 6.1.1.1 コアとペリフェラルの電源
          1. 6.1.1.1.1 電源ランプ (スルーレート) の要件とダイナミック電圧スケーリング
          2. 6.1.1.1.2 追加情報
          3. 6.1.1.1.3 プロセッサ コアとペリフェラル コア電源のチェックリスト
          4. 6.1.1.1.4 ペリフェラル アナログ電源のチェックリスト
        2. 6.1.1.2 IO グループの IO 電源
          1. 6.1.1.2.1 IO グループ用デュアル電圧 1.8V/3.3V IO 電源
            1. 6.1.1.2.1.1 IO グループ用デュアル電圧 IO 電源チェックリスト
          2. 6.1.1.2.2 (ペリフェラル) IO グループの固定電圧 1.8V IO 電源
            1. 6.1.1.2.2.1 (ペリフェラル) IO グループの固定電圧 1.8V IO 電源チェックリスト
          3. 6.1.1.2.3 追加情報
        3. 6.1.1.3 VPP 用電源 (eFuse ROM プログラミング)
          1. 6.1.1.3.1 VPP 用電源のチェックリスト
        4. 6.1.1.4 ローパワー モードを構成するための電源端子
          1. 6.1.1.4.1 外部ウェークアップ入力 (EXT_WAKEUP0 および EXT_WAKEUP1)
          2. 6.1.1.4.2 RTC のみローパワー モード
            1. 6.1.1.4.2.1 RTC 専用モードの使用
              1. 6.1.1.4.2.1.1 RTC のみモードが使用されているときの RTC_PORz 遅延
              2. 6.1.1.4.2.1.2 RTC 専用モード電源アーキテクチャの評価基板の実装
            2. 6.1.1.4.2.2 ローパワー モードを使用しない (RTC のみまたは RTC + IO + DDR)
              1. 6.1.1.4.2.2.1 RTC モードを使用しない場合の 32kHz LFOSC0 クロック
            3. 6.1.1.4.2.3 RTC のみのローパワー モード チェックリスト
          3. 6.1.1.4.3 RTC + IO + DDR セルフリフレッシュ ローパワー モード
            1. 6.1.1.4.3.1 RTC + IO + DDR ローパワー モードの使用
            2. 6.1.1.4.3.2 ローパワー モードを使用しない (RTC のみまたは RTC + IO + DDR)
            3. 6.1.1.4.3.3 RTC + IO + DDR セルフリフレッシュ ローパワー モード チェックリスト
          4. 6.1.1.4.4 ディープ スリープ、スタンバイ
        5. 6.1.1.5 追加情報
      2. 6.1.2 電源レール用コンデンサ
        1. 6.1.2.1 AM62Lx プロセッサ ファミリ
        2. 6.1.2.2 追加情報
        3. 6.1.2.3 電源レール用コンデンサのチェックリスト
      3. 6.1.3 プロセッサ クロック (入力/出力)
        1. 6.1.3.1 クロック入力
          1. 6.1.3.1.1 WKUP_OSC0 (高周波数) クロック (内部発振器) または LVCMOS デジタル クロック (外部発振器)
          2. 6.1.3.1.2 LFOSC0 (低周波数) クロック (内部発振器) または LVCMOS デジタル クロック (外部発振器)
          3. 6.1.3.1.3 EXT_REFCLK1 (MAIN ドメインへの外部クロック入力)
          4. 6.1.3.1.4 クロック入力チェックリスト — WKUP_OSC0
          5. 6.1.3.1.5 クロック入力チェックリスト — LFOSC0
        2. 6.1.3.2 クロック出力
          1. 6.1.3.2.1 クロック出力チェックリスト
      4. 6.1.4 プロセッサ リセット
        1. 6.1.4.1 外部リセット入力
        2. 6.1.4.2 リセット ステータス出力
        3. 6.1.4.3 追加情報
        4. 6.1.4.4 プロセッサのリセット入力チェックリスト
        5. 6.1.4.5 プロセッサのリセット ステータス出力チェックリスト
      5. 6.1.5 ブート モードの構成 (プロセッサ用)
        1. 6.1.5.1 プロセッサ ブート モード入力絶縁バッファの使用事例と最適化
        2. 6.1.5.2 ブート モードの構成
          1. 6.1.5.2.1 USB ブート モードに関する注意事項
        3. 6.1.5.3 SD カードのブート SDCD 入力の接続に関する注意事項
        4. 6.1.5.4 OSPI ブート OSPI インターフェイス チップ セレクトの接続に関する注意事項
        5. 6.1.5.5 ブート モードの実装方法
        6. 6.1.5.6 追加情報
        7. 6.1.5.7 ブート モードの構成 (プロセッサ用) チェックリスト
    2. 6.2 JTAG と EMU を使用したカスタム ボードのデバッグ
      1. 6.2.1 使用時の JTAG インターフェイスと EMU 信号
      2. 6.2.2 未使用時の JTAG インターフェイスと EMU 信号の接続
      3. 6.2.3 追加情報
      4. 6.2.4 JTAG および EMU チェックリストを使用したカスタム ボードのデバッグ
  10. 7 プロセッサ ペリフェラルの電源、インターフェイス、接続
    1. 7.1 サポートされているプロセッサ コア
    2. 7.2 IO グループ用 IO 電源接続
      1. 7.2.1 IO グループ用の VDDSHVx デュアル電圧 IO 電源と固定電圧電源
      2. 7.2.2 VDDSx 固定 1.8V 電源
      3. 7.2.3 IO グループ用 IO 電源接続チェックリスト
    3. 7.3 メモリ インターフェイス (DDRSS (DDR4/LPDDR4)、MMCSD (eMMC/SD/SDIO)、OSPI/QSPI、GPMC)
      1. 7.3.1 DDR サブシステム (DDRSS)
        1. 7.3.1.1 DDR4 SDRAM (ダブル データ レート 4 同期式ダイナミック ランダム アクセス メモリ)
          1. 7.3.1.1.1 AM62Lx プロセッサ ファミリ
            1. 7.3.1.1.1.1 メモリ インターフェイスの構成
            2. 7.3.1.1.1.2 ルーティング トポロジとメモリ終端の接続
            3. 7.3.1.1.1.3 DDRSS の制御およびキャリブレーション用の抵抗
            4. 7.3.1.1.1.4 電源レール用コンデンサ
            5. 7.3.1.1.1.5 データ ビットまたはバイト スワップ
            6. 7.3.1.1.1.6 サポートされていない DDRSS インターフェイス ピン
            7. 7.3.1.1.1.7 DDR4 実装チェックリスト
            8. 7.3.1.1.1.8 DDR4 VTT 終端実装の回路図リファレンス
        2. 7.3.1.2 LPDDR4 SDRAM (ローパワーのダブル データ レート 4 同期式ダイナミック ランダム アクセス メモリ)
          1. 7.3.1.2.1 AM62Lx プロセッサ ファミリ
            1. 7.3.1.2.1.1 メモリ インターフェイスの構成
            2. 7.3.1.2.1.2 ルーティング トポロジとメモリ終端の接続
            3. 7.3.1.2.1.3 DDRSS の制御およびキャリブレーション用の抵抗
            4. 7.3.1.2.1.4 電源レール用コンデンサ
            5. 7.3.1.2.1.5 データ ビットまたはバイト スワップ
            6. 7.3.1.2.1.6 LPDDR4 実装チェックリスト
      2. 7.3.2 マルチメディア カード セキュア デジタル (MMCSD)
        1. 7.3.2.1 MMC0 - eMMC (組込みマルチメディア カード) インターフェイス
          1. 7.3.2.1.1 AM62Lx プロセッサ ファミリ
            1. 7.3.2.1.1.1 IO の電源
            2. 7.3.2.1.1.2 eMMC インターフェイス信号の接続
            3. 7.3.2.1.1.3 eMMC (装着デバイス) のリセット
            4. 7.3.2.1.1.4 電源レール用コンデンサ
            5. 7.3.2.1.1.5 MMC0 (eMMC) のチェックリスト
          2. 7.3.2.1.2 eMMC PHY の追加情報
          3. 7.3.2.1.3 MMC0 – SD (セキュア デジタル) カード インターフェイス
        2. 7.3.2.2 MMC1/MMC2 – SD (セキュア デジタル) カード インターフェイス
          1. 7.3.2.2.1 IO の電源
          2. 7.3.2.2.2 信号接続
            1. 7.3.2.2.2.1 SD カード インターフェイスに使用される MMC1 信号 (推奨)
            2. 7.3.2.2.2.2 SD カード インターフェイスに使される用 MMC2 信号
            3. 7.3.2.2.2.3 追加情報
          3. 7.3.2.2.3 SD カード電源スイッチ EN リセット ロジック
          4. 7.3.2.2.4 SD カード インターフェイス信号の外部 ESD 保護
          5. 7.3.2.2.5 IO グループの電源レール用のデュアル電圧 IO 電源用のコンデンサ
          6. 7.3.2.2.6 SD カード インターフェイス (MMC1) チェックリスト
        3. 7.3.2.3 MMC1/MMC2 SDIO (組込み) インターフェイス
          1. 7.3.2.3.1 IO の電源
          2. 7.3.2.3.2 信号接続
          3. 7.3.2.3.3 SDIO (MMC2 推奨、組込み) インターフェイスのチェックリスト
        4. 7.3.2.4 追加情報
      3. 7.3.3 オクタル シリアル ペリフェラル インターフェイス (OSPI) またはクワッド シリアル ペリフェラル インターフェイス (QSPI)
        1. 7.3.3.1 OSPI0 とシングル デバイスの接続
          1. 7.3.3.1.1 IO の電源
          2. 7.3.3.1.2 信号接続
          3. 7.3.3.1.3 OSPI/QSPI デバイスのリセット
          4. 7.3.3.1.4 ループバック クロック
        2. 7.3.3.2 x2 デバイスとのインターフェイス
        3. 7.3.3.3 電源レール用コンデンサ
        4. 7.3.3.4 OSPI0 または QSPI0 ペリフェラル インターフェイスの実装チェックリスト
      4. 7.3.4 汎用メモリ コントローラ (GPMC)
        1. 7.3.4.1 IO の電源
        2. 7.3.4.2 GPMC インターフェイス
        3. 7.3.4.3 信号接続
          1. 7.3.4.3.1 GPMC NAND
        4. 7.3.4.4 メモリ (装着デバイス) のリセット
        5. 7.3.4.5 電源レール用コンデンサ
        6. 7.3.4.6 GPMC インターフェイスのチェックリスト
    4. 7.4 外部通信インターフェイス (イーサネット (CPSW3G0)、USB2.0、UART、MCAN)
      1. 7.4.1 イーサネット (MAC) インターフェイス
        1. 7.4.1.1 共通プラットフォーム イーサネット スイッチ 3 ポート ギガビット (CPSW3G0)
          1. 7.4.1.1.1  IO の電源
          2. 7.4.1.1.2  MAC (データ、制御、クロック) インターフェイス信号の接続
          3. 7.4.1.1.3  EPHY のリセット
          4. 7.4.1.1.4  イーサネット PHY (および MAC) の動作と MII (Media Independent Interface) クロック
            1. 7.4.1.1.4.1 プロセッサおよび EPHY のクロック ソースとして使用される水晶振動子
            2. 7.4.1.1.4.2 クロック ソースとして使用される外部発振器
            3. 7.4.1.1.4.3 プロセッサ クロック出力 (CLKOUT0)
          5. 7.4.1.1.5  イーサネット PHY ピン ストラップ
          6. 7.4.1.1.6  外部割り込み (EXTINTn)
            1. 7.4.1.1.6.1 外部割り込み (EXTINTn) チェックリスト
          7. 7.4.1.1.7  MAC (メディア アクセス コントローラ) 間インターフェイス
          8. 7.4.1.1.8  MDIO (管理データ入出力) インターフェイス
          9. 7.4.1.1.9  磁気部品を含むイーサネット MDI (Medium Dependent Interface)
          10. 7.4.1.1.10 電源レール用コンデンサ
          11. 7.4.1.1.11 イーサネット インターフェイス チェックリスト
      2. 7.4.2 ユニバーサル シリアル バス (USB2.0)
        1. 7.4.2.1 USBn (n = 0-1) インターフェイス (使用時)
          1. 7.4.2.1.1 ホストとして構成された USB インターフェイス
          2. 7.4.2.1.2 USB インターフェイスをデバイスとして構成
          3. 7.4.2.1.3 デュアルロールデバイスとして構成した USB インターフェイス
          4. 7.4.2.1.4 USB Type-C
        2. 7.4.2.2 USBn (n = 0-1) インターフェイスの接続 (未使用時)
        3. 7.4.2.3 追加情報
        4. 7.4.2.4 USB インターフェイス チェックリスト
      3. 7.4.3 UART (ユニバーサル非同期レシーバ / トランスミッタ)
        1. 7.4.3.1 未使用時の UART インターフェイス接続
        2. 7.4.3.2 UART (ユニバーサル非同期レシーバ/トランスミッタ) チェックリスト
      4. 7.4.4 CAN-FD 完全対応のモジュール式コントローラ エリア ネットワーク (MCAN)
        1. 7.4.4.1 モジュラー コントローラ エリア ネットワーク チェックリスト
    5. 7.5 オンボード同期通信インターフェイス (MCSPI、MCASP、I2C)
      1. 7.5.1 マルチチャネル シリアル ペリフェラル インターフェイス (MCSPI) およびオーディオ ペリフェラル - マルチチャネル オーディオ シリアル ポート (MCASP)
        1. 7.5.1.1 MCSPI 信号と MCASP インターフェイス信号の接続
        2. 7.5.1.2 MCSPI インターフェイスのチェックリスト
        3. 7.5.1.3 MCASP インターフェイスのチェックリスト
      2. 7.5.2 I2C (Inter-Integrated Circuit)
        1. 7.5.2.1 I2C (オープン ドレイン出力タイプ IO バッファ) インターフェイス チェックリスト
        2. 7.5.2.2 I2C (エミュレートされたオープン ドレイン出力タイプ IO) インターフェイス チェックリスト
    6. 7.6 ユーザーインターフェイス (DPI、DSI)、GPIO、ハードウェア診断
      1. 7.6.1 ディスプレイ サブシステム (DSS)
        1. 7.6.1.1 ディスプレイ パラレル インターフェイス (DPI)
          1. 7.6.1.1.1 AM62Lx プロセッサ ファミリ
            1. 7.6.1.1.1.1 IO の電源
            2. 7.6.1.1.1.2 接続
            3. 7.6.1.1.1.3 DPI (接続されたデバイス) のリセット
            4. 7.6.1.1.1.4 DPI 信号の接続
            5. 7.6.1.1.1.5 電源レール用コンデンサ
            6. 7.6.1.1.1.6 DPI (VOUT0) ペリフェラル チェックリスト
        2. 7.6.1.2 ディスプレイ シリアル インターフェイス (DSI)
          1. 7.6.1.2.1 AM62Lx プロセッサ ファミリ
            1. 7.6.1.2.1.1 使用される DSITX0 ペリフェラル
              1. 7.6.1.2.1.1.1 DSITX0 ペリフェラル チェックリスト
            2. 7.6.1.2.1.2 DSITX0 ペリフェラル接続 (未使用時)
      2. 7.6.2 汎用入出力 (GPIO)
        1. 7.6.2.1 プロセッサ GPIO での CLKOUT の利用可能性
        2. 7.6.2.2 GPIO の接続と外部バッファの追加
        3. 7.6.2.3 追加情報
        4. 7.6.2.4 GPIO チェックリスト
      3. 7.6.3 オンボード ハードウェア診断
        1. 7.6.3.1 内部温度監視
          1. 7.6.3.1.1 内部温度監視チェックリスト
    7. 7.7 A/D コンバータ (ADC)
      1. 7.7.1 使用時の ADC0 の接続
      2. 7.7.2 未使用時の ADC0 の接続
      3. 7.7.3 ADC0 チェックリスト
    8. 7.8 評価基板固有の回路実装 (再利用)
    9. 7.9 カスタム基板起動中に基板レベルのテストを実施
      1. 7.9.1 PinMux ツールを使用したプロセッサのピン構成
      2. 7.9.2 回路図構成
      3. 7.9.3 電源レールの外部プルアップへの接続
      4. 7.9.4 ペリフェラル (サブシステム) クロック出力
      5. 7.9.5 一般的なボード立ち上げおよびデバッグ
        1. 7.9.5.1 基板の起動、テスト、デバッグ用のクロック出力
        2. 7.9.5.2 追加情報
        3. 7.9.5.3 一般的な基板の起動とデバッグ チェックリスト
  11. 8 カスタム基板回路設計のセルフレビュー
  12. 9 カスタム ボード レイアウトに関する注記 (回路図セクション付近に追加) および一般的なガイドライン
    1. 9.1 レイアウトに関する考慮事項
  13. 10カスタム ボード設計シミュレーション
    1. 10.1 DDR-MARGIN-FW
  14. 11その他の参考資料
    1. 11.1 AM64x、AM243x、AM62x、AM62Ax、AM62D-Q1、AM62Px、AM62Lx プロセッサ ファミリに関する FAQ (よくある質問)
    2. 11.2 FAQ — プロセッサ製品ファミリ別および Sitara プロセッサ ファミリ
    3. 11.3 回路図レビュー (セルフ) と回路図レビュー要求 (サプライヤ)
    4. 11.4 プロセッサ接続デバイスのチェックリスト
  15. 12ユーザー ガイドの内容と使用方法の概要
  16. 13参考資料
    1. 13.1  AM62L
    2. 13.2  AM62P、AM62P-Q1
    3. 13.3  AM62A7、AM62A3、AM62A7-Q1、AM62A3-Q1、AM62A1-Q1
    4. 13.4  AM62D-Q1
    5. 13.5  AM625、AM623、AM620-Q1、AM625-Q1、AM625SIP
    6. 13.6  すべてのプロセッサ ファミリに共通
    7. 13.7  利用可能な FAQ (よくある質問) のマスター リスト - プロセッサ ファミリ別
    8. 13.8  利用可能な FAQ (よくある質問) のマスタ リスト - Sitara プロセッサ ファミリ
    9. 13.9  ソフトウェア関連を含む FAQ (よくある質問)
    10. 13.10 接続デバイスに関する FAQ (よくある質問)
  17. 14用語
  18. 15改訂履歴
6.1.1.4.2 RTC のみローパワー モード

図 6-4 は VDD_RTC と VDDS_RTC の生成用のディスクリート LDO を搭載し、RTC のみローパワー モードをサポートします。シャント R505 と R516 を実装し、RTC のローパワー モード電流を測定、または絶縁します。

RTC のみローパワー モードの電源図 6-4 RTC のみローパワー モードの電源

ディスクリート電源を使用した RTC のみローパワー モードの電源アーキテクチャの実装については、評価基板回路図を参照してください。

RTC のみローパワー モードの実装については、プロセッサ固有のデータシートの電源シーケンス図 (「RTC のみローパワー モードのシーケンシング」) を参照してください。