JAJSFI3C May   2018  – September 2025 TAS3251

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 デバイス比較表
  6. 5 ピン構成および機能
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  熱に関する情報
    5. 6.5  アンプの電気的特性
    6. 6.6  DAC の電気的特性
    7. 6.7  オーディオ特性 (BTL)
    8. 6.8  オーディオ特性 (PBTL)
    9. 6.9  MCLK のタイミング
    10. 6.10 シリアル オーディオ ポートのタイミング - ターゲット モード
    11. 6.11 シリアル オーディオ ポートのタイミング - コントローラ モード
    12. 6.12 I2C バス タイミング - スタンダード
    13. 6.13 I2C バス タイミング - ファスト
    14. 6.14 タイミング図
    15. 6.15 代表的特性
      1. 6.15.1 BTL の構成
      2. 6.15.2 PBTL の構成
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  パワーオン リセット (POR) 機能
      2. 7.3.2  デバイスの有効化
      3. 7.3.3  DAC および DSP クロッキング
        1. 7.3.3.1 内部クロック エラー通知 (CLKE)
      4. 7.3.4  シリアル オーディオ ポート
        1. 7.3.4.1 オーディオ レート コントローラ クロックからのクロック コントローラ モード
        2. 7.3.4.2 4 線式動作のクロック ターゲット モード (SCLK、MCLK、LRCK/FS、SDIN)
        3. 7.3.4.3 SCLK PLL による内部クロックを生成するクロック ターゲット モード (3 線式 PCM)
          1. 7.3.4.3.1 PLL を使用したクロック生成
          2. 7.3.4.3.2 PLL の計算
            1. 7.3.4.3.2.1 例：
        4. 7.3.4.4 シリアル オーディオ ポート — データ形式とビット深度
          1. 7.3.4.4.1 データ形式およびコントローラまたはターゲットの動作モード
        5. 7.3.4.5 入力信号検知 (省電力モード)
      5. 7.3.5  ボリューム コントロール
        1. 7.3.5.1 DAC デジタル ゲイン制御
          1. 7.3.5.1.1 緊急ボリューム ランプ ダウン
      6. 7.3.6  SDOUT ポートおよびハードウェア制御ピン
      7. 7.3.7  I2C 通信ポート
        1. 7.3.7.1 ターゲット アドレス
        2. 7.3.7.2 レジスタ アドレス自動インクリメント モード
        3. 7.3.7.3 パケット プロトコル
        4. 7.3.7.4 書き込みレジスタ
        5. 7.3.7.5 読み取りレジスタ
        6. 7.3.7.6 DSP ブック、ページおよびレジスタを更新
          1. 7.3.7.6.1 ブックとページの変更
          2. 7.3.7.6.2 スワップ フラグ
          3. 7.3.7.6.3 使用例
      8. 7.3.8  ポップ ノイズおよびクリック ノイズのないスタートアップおよびシャットダウン
      9. 7.3.9  出力電力段用の内蔵発振器
        1. 7.3.9.1 発振器の同期およびターゲット モード
      10. 7.3.10 デバイス出力段保護システム
        1. 7.3.10.1 エラー報告
        2. 7.3.10.2 過負荷および短絡電流保護
        3. 7.3.10.3 信号クリッピングおよびパルス注入
        4. 7.3.10.4 DC スピーカの保護
        5. 7.3.10.5 ピン間短絡保護回路 (PPSC)
        6. 7.3.10.6 過熱保護 OTW および OTE
        7. 7.3.10.7 低電圧保護 (UVP) およびパワーオン リセット (POR)
        8. 7.3.10.8 フォルト処理
        9. 7.3.10.9 出力電力段リセット
      11. 7.3.11 初期化、起動とシャットダウンの
        1. 7.3.11.1 パワーアップ/ スタートアップ シーケンス
        2. 7.3.11.2 パワーダウン/シャットダウン シーケンス
        3. 7.3.11.3 デバイス ミュート
        4. 7.3.11.4 デバイスのミュート解除
        5. 7.3.11.5 デバイス リセット
        6. 7.3.11.6 DAC_MUTEでのミュートまたはクロック エラー
          1. 7.3.11.6.1 DAC_MUTE を使用したミュート
        7. 7.3.11.7 シリアル オーディオ ポート クロックを使用してミュート
        8. 7.3.11.8 DAC_MUTE による予定外のシャットダウンの前のミュート
        9. 7.3.11.9 出力電力段のスタートアップのタイミング
    4. 7.4 デバイスの機能モード
      1. 7.4.1 シリアル オーディオ ポートの動作モード
        1. 7.4.1.1 デジタル シリアル オーディオ ポート用コントローラおよびターゲット モードのクロッキング
      2. 7.4.2 通信ポートの動作モード
      3. 7.4.3 スピーカ アンプの動作モード
        1. 7.4.3.1 ステレオ モード
        2. 7.4.3.2 モノラル モード
    5. 7.5 プログラミング
      1. 7.5.1 オーディオ処理機能
      2. 7.5.2 処理ブロックの説明
        1. 7.5.2.1  入力スケールおよびミキサ
          1. 7.5.2.1.1 例
        2. 7.5.2.2  サンプル レート コンバータ
        3. 7.5.2.3  パラメトリック イコライザ (PEQ)
        4. 7.5.2.4  BQ ゲイン スケール
        5. 7.5.2.5  ダイナミック パラメトリック イコライザ (DPEQ)
        6. 7.5.2.6  2 バンドのダイナミック レンジ制御
        7. 7.5.2.7  自動ゲイン リミッタ
          1. 7.5.2.7.1 軟化フィルタ アルファ (AEA)
          2. 7.5.2.7.2 ソフトニング フィルタ オメガ (AEO)
          3. 7.5.2.7.3 アタック レート
          4. 7.5.2.7.4 リリース レート
          5. 7.5.2.7.5 アタック スレッショルド
        8. 7.5.2.8  微調整ボリューム
        9. 7.5.2.9  THD 昇圧
        10. 7.5.2.10 レベル メーター
      3. 7.5.3 他の処理ブロックの機能
        1. 7.5.3.1 数値形式
          1. 7.5.3.1.1 係数のフォーマット変換
      4. 7.5.4 チェックサム
        1. 7.5.4.1 巡回冗長性検査 (CRC) チェックサム
        2. 7.5.4.2 排他 または (XOR) チェックサム
    6. 7.6 レジスタ マップ
      1. 7.6.1 レジスタ - ページ 0
        1. 7.6.1.1  レジスタ 1 (0x01)
        2. 7.6.1.2  レジスタ 2 (0x02)
        3. 7.6.1.3  レジスタ 3 (0x03)
        4. 7.6.1.4  レジスタ 4 (0x04)
        5. 7.6.1.5  レジスタ 6 (0x06)
        6. 7.6.1.6  レジスタ 7 (0x07)
        7. 7.6.1.7  レジスタ 8 (0x08)
        8. 7.6.1.8  レジスタ 9 (0x09)
        9. 7.6.1.9  レジスタ 12 (0x0C)
        10. 7.6.1.10 レジスタ 13 (0x0D)
        11. 7.6.1.11 レジスタ 14 (0x0E)
        12. 7.6.1.12 レジスタ 15 (0x0F)
        13. 7.6.1.13 レジスタ 16 (0x10)
        14. 7.6.1.14 レジスタ 17 (0x11)
        15. 7.6.1.15 レジスタ 18 (0x12)
        16. 7.6.1.16 レジスタ 20 (0x14)
        17. 7.6.1.17 レジスタ 21 (0x15)
        18. 7.6.1.18 レジスタ 22 (0x16)
        19. 7.6.1.19 レジスタ 23 (0x17)
        20. 7.6.1.20 レジスタ 24 (0x18)
        21. 7.6.1.21 レジスタ 27 (0x1B)
        22. 7.6.1.22 レジスタ 28 (0x1C)
        23. 7.6.1.23 レジスタ 29 (0x1D)
        24. 7.6.1.24 レジスタ 30 (0x1E)
        25. 7.6.1.25 レジスタ 32 (0x20)
        26. 7.6.1.26 レジスタ 33 (0x21)
        27. 7.6.1.27 レジスタ 34 (0x22)
        28. 7.6.1.28 レジスタ 37 (0x25)
        29. 7.6.1.29 レジスタ 40 (0x28)
        30. 7.6.1.30 レジスタ 41 (0x29)
        31. 7.6.1.31 レジスタ 42 (0x2A)
        32. 7.6.1.32 レジスタ 43 (0x2B)
        33. 7.6.1.33 レジスタ 44 (0x2C)
        34. 7.6.1.34 レジスタ 59 (0x3B)
        35. 7.6.1.35 レジスタ 60 (0x3C)
        36. 7.6.1.36 レジスタ 61 (0x3D)
        37. 7.6.1.37 レジスタ 62 (0x3E)
        38. 7.6.1.38 レジスタ 63 (0x3F)
        39. 7.6.1.39 レジスタ 64 (0x40)
        40. 7.6.1.40 レジスタ 65 (0x41)
        41. 7.6.1.41 レジスタ 67 (0x43)
        42. 7.6.1.42 レジスタ 68 (0x44)
        43. 7.6.1.43 レジスタ 69 (0x45)
        44. 7.6.1.44 レジスタ 70 (0x46)
        45. 7.6.1.45 レジスタ 71 (0x47)
        46. 7.6.1.46 レジスタ 72 (0x48)
        47. 7.6.1.47 レジスタ 73 (0x49)
        48. 7.6.1.48 レジスタ 74 (0x4A)
        49. 7.6.1.49 レジスタ 75 (0x4B)
        50. 7.6.1.50 レジスタ 76 (0x4C)
        51. 7.6.1.51 レジスタ 78 (0x4E)
        52. 7.6.1.52 レジスタ 79 (0x4F)
        53. 7.6.1.53 レジスタ 85 (0x55)
        54. 7.6.1.54 レジスタ 86 (0x56)
        55. 7.6.1.55 レジスタ 87 (0x57)
        56. 7.6.1.56 レジスタ 88 (0x58)
        57. 7.6.1.57 レジスタ 91 (0x5B)
        58. 7.6.1.58 レジスタ 92 (0x5C)
        59. 7.6.1.59 レジスタ 93 (0x5D)
        60. 7.6.1.60 レジスタ 94 (0x5E)
        61. 7.6.1.61 レジスタ 95 (0x5F)
        62. 7.6.1.62 レジスタ 108 (0x6C)
        63. 7.6.1.63 レジスタ 119 (0x77)
        64. 7.6.1.64 レジスタ 120 (0x78)
      2. 7.6.2 レジスタ - ページ 1
        1. 7.6.2.1 レジスタ 1 (0x01)
        2. 7.6.2.2 レジスタ 2 (0x02)
        3. 7.6.2.3 レジスタ 6 (0x06)
        4. 7.6.2.4 レジスタ 7 (0x07)
        5. 7.6.2.5 レジスタ 9 (0x09)
  9. 8 アプリケーションと実装
    1. 8.1 代表的なアプリケーション
      1. 8.1.1 ステレオ、ブリッジ結合負荷 (BTL) アプリケーション
      2. 8.1.2 モノラル、並列ブリッジ接続負荷 (PBTL) アプリケーション
        1. 8.1.2.1 並列ブリッジ接続負荷 (PBTL)、プリフィルタ
        2. 8.1.2.2 並列ブリッジ接続負荷、ポストフィルタ
      3. 8.1.3 設計要件
      4. 8.1.4 詳細な設計手順
        1. 8.1.4.1 ステップ 1：回路図とレイアウトの設計
          1. 8.1.4.1.1 デカップリング コンデンサに関する推奨事項
          2. 8.1.4.1.2 PVDD コンデンサに関する推奨事項
          3. 8.1.4.1.3 BST コンデンサ
          4. 8.1.4.1.4 ヒートシンク
        2. 8.1.4.2 ステップ 2：ターゲット システムで使用する固定機能プロセス フローを構成する
        3. 8.1.4.3 ステップ 3：ソフトウェアの統合
      5. 8.1.5 2 つTAS3251のデバイス構成
        1. 8.1.5.1 2 × PBTL アプリケーション
        2. 8.1.5.2 2 x BTL + 1 x PBTL アプリケーション
      6. 8.1.6 3 つ以上のTAS3251デバイス構成
      7. 8.1.7 アプリケーション曲線
    2. 8.2 電源に関する推奨事項
      1. 8.2.1 電源
        1. 8.2.1.1 DAC_DVDD および DAC_AVDD 電源
          1. 8.2.1.1.1 CPVSS、CN、CP のチャージ ポンプ
        2. 8.2.1.2 VDD 電源
        3. 8.2.1.3 GVDD_X 電源
        4. 8.2.1.4 PVDD 電源
        5. 8.2.1.5 BST 電源
    3. 8.3 レイアウト
      1. 8.3.1 レイアウトのガイドライン
        1. 8.3.1.1 TAS3251の一般的なガイドライン
        2. 8.3.1.2 PVDD バイパス コンデンサ配置の重要性
      2. 8.3.2 レイアウト例
        1. 8.3.2.1 ブリッジ接続負荷 (BTL) レイアウトの例
        2. 8.3.2.2 並列ブリッジ接続負荷 (PBTL)、プリフィルタ
        3. 8.3.2.3 並列ブリッジ接続負荷 (PBTL)、ポストフィルタ
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイス サポート
      1. 9.1.1 デバイスの命名規則
      2. 9.1.2 開発サポート
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.3.5.1 DAC デジタル ゲイン制御

各チャネルには基本的な DAC デジタル ゲイン制御 (24 dB ～ –103 dB およびミュート範囲) が用意されており、SPK_OUTB± には P0-R61-D[7:0]、SPK_OUTA± には P0-R62-D[7:0] で設定できます。これらのボリューム制御はすべて、ほとんどのゲインおよび減衰範囲にわたって 0.5dB のステップ プログラムが可能です。表 7-10に、基本的なボリューム コントロールの詳細なゲインとプログラムされた設定の関係を示します。SPK_OUTB± および SPK_OUTA± の音量は、P0-R61-D[1:0] によって同時または個別に変更できます。D[1:0] を 00 (デフォルト) に設定すると、独立制御が選択されます。D[1:0] を 01 に設定すると、SPK_OUTA± は SPK_OUTB± の音量に合わせられます。D[1:0] を 10 に設定すると、SPK_OUTA± の音量が両チャネルの音量を制御します。D[1:0] を 11 に設定することは禁じられています。

表 7-10 DAC デジタル ゲイン制御設定
ゲイン設定バイナリ データゲイン (dB)備考
00000-000024.0正の最大値
10000-000123.5
。
。
。		。
。
。		。
。
。
460010-11101.0
470010-11110.5
480011-00000.0減衰なし (デフォルト)
490011-0001-0.5
500011-0010-1.0
510011-0011-1.5
。
。
。		。
。
。		。
。
。
2531111-1101-102.5
2541111-1110-103負の最大値
2551111-1111– TAS3251 負の無限大 (ミュート)

ランプアップ周波数およびランプダウン周波数は、表 7-11 に示すように P0-R63 の D[7:6] および D[3:2] で制御できます。また、ランプアップ ステップおよびランプダウン ステップは、表 7-12に示すように P0-R63 の D[5:4] および D[1:0] で制御できます。

表 7-11 ランプ アップまたはランプ ダウンの周波数
ランプ アップ速度毎 N fS備考ランプ ダウン周波数毎 N fS備考
001デフォルト001デフォルト
012012
104104
11直接変更11直接変更
表 7-12 ランプ アップまたはダウン ステップ
ランプ アップステップステップ dB備考ランプ ダウン ステップステップ dB備考
004.000-4.0
012.001-2.0
101.0デフォルト10-1.0デフォルト
110.511-0.5