JAJSMK9 December   2025 ADS125H18

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7. 5.7 スイッチング特性
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 パラメータ測定情報
    1. 6.1  オフセット誤差の測定
    2. 6.2  オフセット ドリフトの測定
    3. 6.3  ゲイン誤差の測定
    4. 6.4  ゲイン ドリフトの測定
    5. 6.5  NMRR の測定
    6. 6.6  CMRR の測定
    7. 6.7  PSRR の測定
    8. 6.8  SNR の測定
    9. 6.9  INL 誤差の測定
    10. 6.10 THD の測定
    11. 6.11 SFDR の測定
    12. 6.12 ノイズ性能
    13. 6.13 TUE (総合未調整誤差) の測定
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1  分圧器と入力マルチプレクサ
      2. 7.3.2  入力レンジ
      3. 7.3.3  ADC の基準電圧
      4. 7.3.4  電源
        1. 7.3.4.1 AVDD および AVSS
        2. 7.3.4.2 IOVDD
        3. 7.3.4.3 CAPA および CAPD
        4. 7.3.4.4 パワーオン リセット (POR)
      5. 7.3.5  クロック動作
        1. 7.3.5.1 内部発振器
        2. 7.3.5.2 外部クロック
      6. 7.3.6  変調器
      7. 7.3.7  デジタル フィルタ
        1. 7.3.7.1 デジタル フィルタのレイテンシ
        2. 7.3.7.2 sinc3 および sinc4 フィルタ
        3. 7.3.7.3 Sinc4 + Sinc1 カスケード フィルタ
        4. 7.3.7.4 50/60Hz ノッチ フィルタ
      8. 7.3.8  FIFO バッファ
        1. 7.3.8.1 FIFO バッファの読み取りおよび書き込み
        2. 7.3.8.2 FIFO オーバーフローおよびアンダーフロー
        3. 7.3.8.3 FIFO 深度インジケータ
        4. 7.3.8.4 FIFO イネーブルおよびフラッシュ
        5. 7.3.8.5 FIFO スレッショルド
      9. 7.3.9  チャネル自動シーケンサ
        1. 7.3.9.1 自動シーケンサ：基本動作
        2. 7.3.9.2 シーケンサ モード
          1. 7.3.9.2.1 シングルショット モード
          2. 7.3.9.2.2 シングル ステップ連続変換モード
          3. 7.3.9.2.3 シングル シーケンス モード
          4. 7.3.9.2.4 連続シーケンス モード
        3. 7.3.9.3 自動シーケンサの構成
        4. 7.3.9.4 シーケンサの開始と停止
        5. 7.3.9.5 自動シーケンサと DRDY 動作
      10. 7.3.10 オフセットおよびゲインの較正
      11. 7.3.11 デジタル PGA
      12. 7.3.12 汎用 IO (GPIO)
        1. 7.3.12.1 DRDY 出力
        2. 7.3.12.2 FAULT 出力
      13. 7.3.13 断線電流源 (OWCS)
      14. 7.3.14 ADC 0 コード出力での断線検出
      15. 7.3.15 システム モニタ
        1. 7.3.15.1 内部短絡 (オフセット較正)
        2. 7.3.15.2 内部温度センサ
        3. 7.3.15.3 外部リファレンス電圧読み戻し
        4. 7.3.15.4 電源の読み戻し
        5. 7.3.15.5 抵抗デバイダ電源リードバック
      16. 7.3.16 フラグ、インジケータ、カウンタの監視
        1. 7.3.16.1  リセット (RESETn フラグ)
        2. 7.3.16.2  AVDD 低電圧モニタ (AVDD_UVn フラグ)
        3. 7.3.16.3  リファレンス低電圧モニタ (REV_UVn フラグ)
        4. 7.3.16.4  変調器オーバーレンジ モニタ (MOD_OVR_FAULTn フラグ)
        5. 7.3.16.5  レジスタ マップ CRC (REG_MAP_CRC_FAULTn フラグ)
        6. 7.3.16.6  メモリ マップ CRC (MEM_INTERNAL_FAULTn フラグ)
        7. 7.3.16.7  FIFO オーバーフロー (FIFO_OFn フラグ) および FIFO アンダーフロー (FIFO_UFn フラグ)
        8. 7.3.16.8  FIFO CRC 故障 (FIFO_CRC_FAULTn フラグ)
        9. 7.3.16.9  GPIO 読み戻し
        10. 7.3.16.10 SPI CRC フォルト (SPI_CRC_FAULTn フラグ)
        11. 7.3.16.11 レジスタ書き込み故障 (REG_WRITE_FAULTn フラグ)
        12. 7.3.16.12 DRDY インジケータ (DRDY ビット)
        13. 7.3.16.13 シーケンサ アクティブ インジケータ (SEQ_ACTIVE ビット)
        14. 7.3.16.14 シーケンス ステップ インジケータ (STEP_INDICATOR[4:0])
        15. 7.3.16.15 ADC 変換カウンタ (CONV_COUNT[3:0])
        16. 7.3.16.16 FIFO 深度インジケータ (FIFO_DEPTH[8:0])
        17. 7.3.16.17 完了したシーケンス カウンタ (SEQ_COUNT[3:0])
      17. 7.3.17 テスト DAC (TDAC)
      18. 7.3.18 並列ポスト フィルタ
        1. 7.3.18.1 並列ポスト フィルタの設定
        2. 7.3.18.2 並列ポスト フィルタの周波数応答
        3. 7.3.18.3 ポスト フィルタ使用時のセトリング タイムと DRDY の動作
        4. 7.3.18.4 推奨されるポスト フィルタ設定の例
      19. 7.3.19 チップ セレクト転送
        1. 7.3.19.1 CS 転送機能の構成
        2. 7.3.19.2 CS 転送タイムアウト
        3. 7.3.19.3 CS 転送ヘッダー、フレーム、状態図
        4. 7.3.19.4 CS-FWD モードの無効化
    4. 7.4 デバイスの機能モード
      1. 7.4.1 電力スケーラブルな速度モード
      2. 7.4.2 シーケンサの機能モード
      3. 7.4.3 アイドル モードとスタンバイ モード
      4. 7.4.4 パワーダウン モード
      5. 7.4.5 リセット
        1. 7.4.5.1 RESET ピン
        2. 7.4.5.2 SPI レジスタへの書き込みによるリセット
        3. 7.4.5.3 SPI の入力パターンによるリセット
      6. 7.4.6 同期
      7. 7.4.7 変換開始の遅延時間
    5. 7.5 プログラミング
      1. 7.5.1  シリアル インターフェイス (SPI)
      2. 7.5.2  シリアル インターフェイス信号
        1. 7.5.2.1 チップ セレクト (CS)
        2. 7.5.2.2 シリアル クロック (SCLK)
        3. 7.5.2.3 シリアル データ入力 (SDI)
        4. 7.5.2.4 シリアル データ出力 / データ準備完了 (SDO/DRDY)
        5. 7.5.2.5 データ準備完了 (DRDY) ピン
      3. 7.5.3  シリアル インターフェイス通信構造
        1. 7.5.3.1 SPI フレーム
        2. 7.5.3.2 STATUS ヘッダー
        3. 7.5.3.3 SPI の CRC
      4. 7.5.4  デバイスのコマンド
        1. 7.5.4.1 無動作
        2. 7.5.4.2 変換データの読み取り
        3. 7.5.4.3 レジスタ読み取りコマンド
        4. 7.5.4.4 レジスタ書き込みコマンド
        5. 7.5.4.5 FIFO バッファ読み取りコマンド
      5. 7.5.5  連続読み取りモード
        1. 7.5.5.1 連続読み取りモードでの変換データの読み取り
        2. 7.5.5.2 連続読み取りモードでのレジスタの読み取り
        3. 7.5.5.3 連続読み取りモードでの FIFO バッファの読み取り
      6. 7.5.6  POR またはリセット後の SPI 通信
      7. 7.5.7  DRDY ピンの動作
      8. 7.5.8  デイジー チェーン動作
      9. 7.5.9  3 線式 SPI モード
        1. 7.5.9.1 3 線式 SPI モードにおけるフレームの再整列
      10. 7.5.10 変換データ
      11. 7.5.11 データ準備完了
        1. 7.5.11.1 DRDY ピンと SDO/DRDY ピン
        2. 7.5.11.2 DRDY ビット
        3. 7.5.11.3 クロックのカウント
    6. 7.6 レジスタ マップ
      1. 7.6.1 ADS125H18 のステータスおよび一般設定ページ
      2. 7.6.2 ADS125H18 ステップ構成ページ
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
      1. 8.1.1 シリアル インターフェイスの接続
      2. 8.1.2 複数のデバイスとのインターフェイス
      3. 8.1.3 未使用入出力
      4. 8.1.4 デバイスの初期化
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 2 端子 V/I PLC アナログ入力モジュール
        1. 8.2.1.1 設計要件
        2. 8.2.1.2 詳細な設計手順
        3. 8.2.1.3 アプリケーション特性の波形 — クロストーク
      2. 8.2.2 3 端子 V/I PLC アナログ入力モジュール
      3. 8.2.3 ソリッド ステートスイッチ付き 2 端子 V/I PLC アナログ入力モジュール
      4. 8.2.4 2 端子、シングル エンド V/I PLC アナログ入力モジュール
      5. 8.2.5 2 端子の I 入力 PLC アナログ入力モジュール
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 電源
      2. 8.3.2 電源シーケンス
      3. 8.3.3 電源のデカップリング
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.6.2 ADS125H18 ステップ構成ページ

表 7-92では、ADS125H18 のステップ設定ページのレジスタに対応するメモリ マップド レジスタを一覧表示します。表 7-92 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 7-92 レジスタ マップ
アドレス略称リセットビット 7ビット 6ビット 5ビット 4ビット 3ビット 2ビット 1ビット 0
00hSTEPx_AIN_CFG00h予約済みSTEPx_AIN[4:0]
01h予約済み00h予約済み予約済み
02hSTEPx_ADC_REF_CFG00hSTEPx_GAIN_BIN[1:0]STEPx_CODINGSTEPx_REF_SELSTEPx_NUM_CONV[3:0]
03hSTEPx_FLTR1_CFG01h予約済みSTEPx_FLTR_MODESTEPx_FLTR_OSR[4:0]
04hSTEPx_DELAY_MSB_CFG00hSTEPx_DELAY_MSB[7:0]
05hSTEPx_DELAY_LSB_CFG00hSTEPx_DELAY_LSB[7:0]
06hSTEPx_OFFSET_CAL_MSB00hSTEPx_OFFSET_CAL[23:16]
07hSTEPx_OFFSET_CAL_ISB00hSTEPx_OFFSET_CAL[15:8]
08hSTEPx_OFFSET_CAL_LSB00hSTEPx_OFFSET_CAL[7:0]
09hSTEPx_GAIN_CAL_MSB40hSTEPx_GAIN_CAL[15:8]
0AhSTEPx_GAIN_CAL_LSB00hSTEPx_GAIN_CAL[7:0]
0BhSTEPx_OW_SYSMON_CFG00h予約済みSTEPx_OWCS_EN予約済みSTEPx_SYS_MON[3:0]
0ChSTEPx_TDAC_CFG000h予約済みSTEPx_TDAC_VAL[4:0]
0DhSTEPx_TDAC_CFG100h予約済みSTEPx_TDAC_SEL[4:0]
0EhSTEPx_SPARE_CFG00hSTEPx_SPARE7STEPx_SPARE6STEPx_SPARE5STEPx_SPARE4STEPx_SPARE3STEPx_SPARE2STEPx_SPARE1STEPx_SPARE0
0Fh予約済み00h予約済み予約済み
10hSTEPx_GPIO_DATA_OUT00h予約済みSTEPx_GPIO3_DAT_OUTSTEPx_GPIO2_DAT_OUTSTEPx_GPIO1_DAT_OUTSTEPx_GPIO0_DAT_OUT
3DhSTEPx_REG_MAP_CRC00hSTEPx_REG_MAP_CRC_VALUE[7:0]
3EhSTEPx_PAGE_INDICATOR00hSTEPx_PAGE_INDICATOR[7:0]
3FhSTEPx_PAGE_POINTER00hSTEPx_PAGE_POINTER[7:0]

表の小さなセルに収まるように、複雑なビット アクセス タイプを記号で表記しています。表 7-93 に、このセクションでアクセス タイプに使用しているコードを示します。

表 7-93 ADS125H18 のステップ設定ページのアクセス タイプ コード
アクセス タイプコード説明
読み取りタイプ
RR読み出し
書き込みタイプ
WW書き込み
リセットまたはデフォルト値
-nリセット後の値またはデフォルト値

7.6.2.1 STEPx_AIN_CFG レジスタ (アドレス = 00h) [リセット = 00h]

概略表に戻ります。

図 7-113 STEPx_AIN_CFG レジスタ
76543210
予約済みSTEPx_AIN[4:0]
R-000bR/W-00000b
表 7-94 STEPx_AIN_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:5予約済みR000b予約済み
常に 000b を読み出す
4:0STEPx_AIN[4:0]R/W00000bマルチプレクサ入力の選択
ADC のアナログ入力を選択します。システム監視がアクティブであるなら、このレジスタは無視されます。
  • 00000b = (AIN0-RESN)
  • 00001b = (AIN1-RESN)
  • 00010b = (AIN2-RESN)
  • 00011b = (AIN3-RESN)
  • 00100b = (AIN4-RESN)
  • 00101b = (AIN5-RESN)
  • 00110b = (AIN6-RESN)
  • 00111b = (AIN7-RESN)
  • 01000b = (AIN8-RESN)
  • 01001b = (AIN9-RESN)
  • 01010b = (AIN10-RESN)
  • 01011b = (AIN11-RESN)
  • 01100b = (AIN12-RESN)
  • 01101b = (AIN13-RESN)
  • 01110b = (AIN14-RESN)
  • 01111b = (AIN15-RESN)
  • 10000b = (AIN0-AIN1)
  • 10001b = (AIN2-AIN3)
  • 10010b = (AIN4-AIN5)
  • 10011b = (AIN6-AIN7)
  • 10100b = (AIN8-AIN9)
  • 10101b = (AIN10-AIN11)
  • 10110b = (AIN12-AIN13)
  • 10111b = (AIN14-AIN15)
  • 11000b = オープン
  • 11001b = オープン
  • 11010b = オープン
  • 11011b = オープン
  • 11100b = オープン
  • 11101b = オープン
  • 11110b = オープン
  • 11111b = オープン

7.6.2.2 STEPx_ADC_REF_CFG レジスタ (アドレス = 02h) [リセット = 00h]

概略表に戻ります。

図 7-114 STEPx_ADC_REF_CFG レジスタ
76543210
STEPx_GAIN_BIN[1:0]STEPx_CODINGSTEPx_REF_SELSTEPx_NUM_CONV[3:0]
R/W-00bR/W-0bR/W-0bR/W-0000b
表 7-95 STEPx_ADC_REF_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:6STEPx_GAIN_BIN[1:0]R/W00bゲインの選択
このシーケンス ステップのデジタル (バイナリ) ゲインを選択します。
  • 00b = ゲイン 1
  • 01b = ゲイン 2
  • 10b = ゲイン 4
  • 11b = ゲイン 8
5STEPx_CODINGR/W0b変換データ コーディングの選択
変換データのコーディングを選択します。
  • 0b = バイポーラ、二つの補数形式
  • 1b = ユニポーラ、ストレート バイナリ フォーマット
4STEPx_REF_SELR/W0bリファレンス電圧源に関する選択
  • 0b = 外部基準電圧 (REFP、REFN)
  • 1b = 内部電圧リファレンス
3:0STEPx_NUM_CONV[3:0]R/W0000bこのシーケンス ステップにおける ADC 変換数
各シーケンス ステップに対して最大 512 ADC 変換できます。この値は、ステップごとに個別にプログラムできます。
  • 0000b = 1 変換
  • 0001b = 2 変換
  • 0010b = 3 変換
  • 0011b = 4 変換
  • 0100b = 6 変換
  • 0101b = 8 変換
  • 0110b = 10 変換
  • 0111b = 12 変換
  • 1000b = 14 変換
  • 1001b = 16 変換
  • 1010b = 24 変換
  • 1011b = 32 変換
  • 1100b = 64 変換
  • 1101b = 128 変換
  • 1110b = 256 変換
  • 1111b = 512 変換

7.6.2.3 STEPx_FLTR1_CFG レジスタ (アドレス = 03h) [リセット = 01h]

概略表に戻ります。

図 7-115 STEPx_FLTR1_CFG レジスタ
76543210
予約済みSTEPx_FLTR_MODESTEPx_FLTR_OSR[4:0]
R-00bR/W-0bR/W-00001b
表 7-96 STEPx_FLTR1_CFG レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7:6予約済みR00b予約済み
常に 00b を読み出す
5STEPx_FLTR_MODER/W0bデジタル フィルタ モードの選択
最初の段のフィルタに sinc3 または sinc4 を選択します。
  • 0b = 最初の段のフィルタ sinc4
  • 1b = 最初の段のフィルタ sinc3
4:0STEPx_FLTR_OSR[4:0]R/W00001bデジタル フィルタ オーバーサンプリングの選択
これらのビットは、オーバーサンプリング比と Sinc フィルタ動作の組み合わせを選択します。Sincx = sinc3 または sinc4 のフィルタ選択は、STEPx_FLTR_MODE ビットによって行われます。出力データ レートは fCLK/2/OSR と同じです。
  • 00000b = SINCx、OSR = 12
  • 00001b = SINCx、OSR = 16
  • 00010b = SINCx、OSR = 24
  • 00011b = SINCx、OSR = 32
  • 00100b = SINCx、OSR = 64
  • 00101b = SINCx、OSR = 128
  • 00110b = SINCx、OSR = 256
  • 00111b = SINCx、OSR = 512
  • 01000b = SINCx、OSR = 1024
  • 01001b = SINCx、OSR = 2048
  • 01010b = SINCx、OSR = 4000
  • 01011b = SINCx、OSR = 8000
  • 01100b = SINCx、OSR = 16000
  • 01101b = SINCx、OSR = 26667
  • 01110b = SINCx、OSR = 32000
  • 01111b = SINCx、OSR = 96000
  • 10000b = SINCx、OSR = 160000
  • 10001b = SINC4、OSR = 32 + SINC1、OSR = 2
  • 10010b = SINC4、OSR = 32 + SINC1、OSR = 4
  • 10011b = SINC4、OSR = 32 + SINC1、OSR = 8
  • 10100b = SINC4、OSR = 32 + SINC1、OSR = 16
  • 10101b = SINC4、OSR = 32 + SINC1、OSR = 32
  • 10110b = SINC4、OSR = 32 + SINC1、OSR = 64
  • 10111b = SINC4、OSR = 32 + SINC1、OSR = 125
  • 11000b = SINC4、OSR = 32 + SINC1、OSR = 250
  • 11001b = SINC4、OSR = 32 + SINC1、OSR = 500
  • 11010b = SINC4、OSR = 32 + SINC1、OSR = 833
  • 11011b = SINC4、OSR = 32 + SINC1、OSR =1000
  • 11100b = SINC4、OSR = 32 + SINC1、OSR =3000
  • 11101b = SINC4、OSR = 32 + SINC1、OSR = 5000
  • 11110b = SINC4、OSR = 32 + SINC1、OSR = 20 + 99 タップ FIR、25SPS
  • 11111b = SINC4、OSR = 32 + SINC1、OSR = 20 + 124 タップ FIR、20SPS

7.6.2.4 STEPx_DELAY_MSB_CFG レジスタ (アドレス = 04h) [リセット = 00h]

概略表に戻ります。

図 7-116 STEPx_DELAY_MSB_CFG レジスタ
76543210
STEPx_DELAY_MSB[7:0]
R/W-00000000b
表 7-97 STEPx_DELAY_MSB_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_DELAY_MSB[7:0]R/W00000000b変換開始遅延時間の選択、MSB
START が適用されたとき、またはシーケンス ステップが開始されたときの最初の変換の開始前のプログラム可能な遅延時間 (MSB バイト)。遅延時間は、fMOD クロック サイクル数で与えられます (fMOD = fCLK/2)。これは合計で 16 ビットのレジスタです。

7.6.2.5 STEPx_DELAY_LSB_CFG レジスタ (アドレス = 05h) [リセット = 00h]

概略表に戻ります。

図 7-117 STEPx_DELAY_LSB_CFG レジスタ
76543210
STEPx_DELAY_LSB[7:0]
R/W-00000000b
表 7-98 STEPx_DELAY_LSB_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_DELAY_LSB[7:0]R/W00000000b変換開始遅延時間の選択、LSB
START が適用されたとき、またはシーケンス ステップが開始されたときの最初の変換の開始前のプログラム可能な遅延時間 (LSB バイト)。遅延時間は、fMOD クロック サイクル数で与えられます (fMOD = fCLK/2)。これは合計で 16 ビットのレジスタです。

7.6.2.6 STEPx_OFFSET_CAL_MSB レジスタ (アドレス = 06h) [リセット = 00h]

概略表に戻ります。

図 7-118 STEPx_OFFSET_CAL_MSB レジスタ
76543210
STEPx_OFFSET_CAL[23:16]
R/W-00000000b
表 7-99 STEPx_OFFSET_CAL_MSB レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_OFFSET_CAL[23:16]R/W00000000bオフセット較正係数、MSB
オフセット較正係数を設定します。

7.6.2.7 STEPx_OFFSET_CAL_ISB レジスタ (アドレス = 07h) [リセット = 00h]

概略表に戻ります。

図 7-119 STEPx_OFFSET_CAL_ISB レジスタ
76543210
STEPx_OFFSET_CAL[15:8]
R/W-00000000b
表 7-100 STEPx_OFFSET_CAL_ISB レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_OFFSET_CAL[15:8]R/W00000000bオフセット較正係数、ISB
オフセット較正係数を設定します。

7.6.2.8 STEPx_OFFSET_CAL_LSB レジスタ (アドレス = 08h) [リセット = 00h]

概略表に戻ります。

図 7-120 STEPx_OFFSET_CAL_LSB レジスタ
76543210
STEPx_OFFSET_CAL[7:0]
R/W-00000000b
表 7-101 STEPx_OFFSET_CAL_LSB レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_OFFSET_CAL[7:0]R/W00000000bオフセット較正係数、LSB
オフセット較正係数を設定します。

7.6.2.9 STEPx_GAIN_CAL_MSB レジスタ (アドレス = 09h) [リセット = 40h]

概略表に戻ります。

図 7-121 STEPx_GAIN_CAL_MSB レジスタ
76543210
STEPx_GAIN_CAL[15:8]
R/W-01000000b
表 7-102 STEPx_GAIN_CAL_MSB レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_GAIN_CAL[15:8]R/W01000000bゲイン較正係数、MSB
ゲイン較正係数を設定します。

7.6.2.10 STEPx_GAIN_CAL_LSB レジスタ (アドレス = 0Ah) [リセット = 00h]

概略表に戻ります。

図 7-122 STEPx_GAIN_CAL_LSB レジスタ
76543210
STEPx_GAIN_CAL[7:0]
R/W-00000000b
表 7-103 STEPx_GAIN_CAL_LSB レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_GAIN_CAL[7:0]R/W00000000bゲイン較正係数、LSB
ゲイン較正係数を設定します。

7.6.2.11 STEPx_OW_SYSMON_CFG レジスタ (アドレス = 0Bh) [リセット = 00h]

概略表に戻ります。

図 7-123 STEPx_OW_SYSMON_CFG レジスタ
76543210
予約済みSTEPx_OWCS_EN予約済みSTEPx_SYS_MON[3:0]
R-0bR/W-0bR-00bR/W-0000b
表 7-104 STEPx_OW_SYSMON_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済み
常に 0b を読み出す
6STEPx_OWCS_ENR/W0bオープン ワイヤ/バーンアウト電流ソース有効化
オープンワイヤ検出電流源が有効になります。
  • 0b = ディスエーブル
  • 1b = イネーブル
5:4予約済みR00b予約済み
常に 00b を読み出す
3:0STEPx_SYS_MON[3:0]R/W0000b負のマルチプレクサ入力の選択
ADC のシステム モニタ入力を選択します。システム モニタのいずれかが選択されている場合、AIN[4:0] ビットは無効です。システム モニタを選択すると、アナログ入力および TDAC 多重化信号は、バッファから切断されます。すべての設定には、内部 2.5V 診断リファレンスを使用します。
  • 0000b = オフ (モニタが選択されていません)
  • 0001b = 内部短絡：正および負入力を AVSS に短絡
  • 0010b = 温度センサ
  • 0011b = (AVDD-AVSS)/3
  • 0100b = (CAPA-AVSS)/1
  • 0101b = (IOVDD-DGND)/3
  • 0110b = (CAPD-DGND)/1
  • 0111b = (REFP-REFN)/3
  • 1000b = (RESP-RESN)/3
  • 1001b = オフ (モニタが選択されていません)
  • 1010b = オフ (モニタが選択されていません)
  • 1011b = オフ (モニタが選択されていません)
  • 1100b = オフ (モニタが選択されていません)
  • 1101b = オフ (モニタが選択されていません)
  • 1110b = オフ (モニタが選択されていません)
  • 1111b = オフ (モニタが選択されていません)

7.6.2.12 STEPx_TDAC_CFG0 レジスタ (アドレス = 0Ch) [リセット = 00h]

概略表に戻ります。

図 7-124 STEPx_TDAC_CFG0 レジスタ
76543210
予約済みSTEPx_TDAC_VAL[4:0]
R-000bR/W-00000b
表 7-105 STEPx_TDAC_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7:5予約済みR000b予約済み
常に 000b を読み出す
4:0STEPx_TDAC_VAL[4:0]R/W00000bTestDAC 出力値の選択
これは、ストレート バイナリ コーディング ( 等間隔のテストポイント ) を備えた 5 ビット DAC です。参照値はグローバル ページで選択した値と同じですが、診断/冗長参照を使用します。

7.6.2.13 STEPx_TDAC_CFG1 レジスタ (アドレス = 0Dh) [リセット = 00h]

概略表に戻ります。

図 7-125 STEPx_TDAC_CFG1 レジスタ
76543210
予約済みSTEPx_TDAC_SEL[4:0]
R-000bR/W-00000b
表 7-106 STEPx_TDAC_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7:5予約済みR000b予約済み
常に 000b を読み出す
4:0STEPx_TDAC_SEL[4:0]R/W00000bテスト DAC マルチプレクサ入力の選択
システム モニタがアクティブである場合、このレジスタは無視されます。テスト DAC 出力信号を注入するマルチプレクサ チャネルを選択します。
  • 00000b = オープン
  • 00001b = TDAC はバッファなしの正の入力、負の入力は AVSS に接続
  • 00010b = TDAC はバッファなし、負の入力に接続。正の入力を AVSS に接続
  • 00011b = AIN0
  • 00100b = AIN1
  • 00101b = AIN2
  • 00110b = AIN3
  • 00111b = AIN4
  • 01000b = AIN5
  • 01001b = AIN6
  • 01010b = AIN7
  • 01011b = AIN8
  • 01100b = AIN9
  • 01101b = AIN10
  • 01110b = AIN11
  • 01111b = AIN12
  • 10000b = AIN13
  • 10001b = AIN14
  • 10010b = AIN15
  • 10011b = REFP/TDAC ピン
  • 10100b = オープン
  • 10101b = オープン
  • 10110b = オープン
  • 10111b = オープン
  • 11000b = オープン
  • 11001b = オープン
  • 11010b = オープン
  • 11011b = オープン
  • 11100b = オープン
  • 11101b = オープン
  • 11110b = オープン
  • 11111b = オープン

7.6.2.14 STEPx_SPARE_CFG レジスタ (アドレス = 0Eh) [リセット = 00h]

概略表に戻ります。

図 7-126 STEPx_SPARE_CFG レジスタ
76543210
STEPx_SPARE7STEPx_SPARE6STEPx_SPARE5STEPx_SPARE4STEPx_SPARE3STEPx_SPARE2STEPx_SPARE1STEPx_SPARE0
R/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-107 STEPx_SPARE_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7STEPx_SPARE7R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています
6STEPx_SPARE6R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています
5STEPx_SPARE5R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています
4STEPx_SPARE4R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています
3STEPx_SPARE3R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています
2STEPx_SPARE2R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています
1STEPx_SPARE1R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています
0STEPx_SPARE0R/W0bユーザー機能または CRC チェック用の予備レジスタ ビット
。
  • 0b = 予備として 0b にプログラムされています
  • 1b = 予備として 1b にプログラムされています

7.6.2.15 STEPx_GPIO_DATA_OUT レジスタ (アドレス = 10h) [リセット = 00h]

概略表に戻ります。

図 7-127 STEPx_GPIO_DATA_OUT レジスタ
76543210
予約済みSTEPx_GPIO3_DAT_OUTSTEPx_GPIO2_DAT_OUTSTEPx_GPIO1_DAT_OUTSTEPx_GPIO0_DAT_OUT
R-0000bR/W-0bR/W-0bR/W-0bR/W-0b
表 7-108 STEPx_GPIO_DATA_OUT レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:4予約済みR0000b予約済み
常に 0000b を読み出す
3STEPx_GPIO3_DAT_OUTR/W0bGPIO3 データ
出力として設定されている場合は、GPIO3 の値を書き込みます。GPIO3 が入力として構成されている場合、ビット設定は影響されません。
  • 0b = Low
  • 1b = High
2STEPx_GPIO2_DAT_OUTR/W0bGPIO2 データ
出力として設定されている場合は、GPIO2 の値を書き込みます。GPIO2 が入力として構成されている場合、ビット設定は影響されません。
  • 0b = Low
  • 1b = High
1STEPx_GPIO1_DAT_OUTR/W0bGPIO1 データ
出力として設定されている場合は、GPIO1 の値を書き込みます。GPIO1 が入力として構成されている場合、ビット設定は影響されません。
  • 0b = Low
  • 1b = High
0STEPx_GPIO0_DAT_OUTR/W0bGPIO0 データ
出力として設定されている場合は、GPIO0 の値を書き込みます。GPIO0 が入力として構成されている場合、ビット設定は影響されません。
  • 0b = Low
  • 1b = High

7.6.2.16 STEPx_REG_MAP_CRC レジスタ (アドレス = 3Dh) [リセット = 00h]

概略表に戻ります。

図 7-128 STEPx_REG_MAP_CRC レジスタ
76543210
STEPx_REG_MAP_CRC_VALUE[7:0]
R/W-00000000b
表 7-109 STEPx_REG_MAP_CRC レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_REG_MAP_CRC_VALUE[7:0]R/W00000000bステップ構成ページのレジスタ マップ CRC
レジスタ マップの CRC 値 レジスタ マップの CRC 値は、ステップ ページで計算された 0x00 ～ 0x10 レジスタの CRC 値です。このレジスタに書き込まれた CRC 値は、内部 CRC 計算と比較されます。値が一致しない場合、REG_MAP_CRC_FAULTn ビットがセットされます。REG_MAP_CRC_EN ビットを使用して、レジスタ マップの CRC を有効にします。

7.6.2.17 STEPx_PAGE_INDICATOR レジスタ (アドレス = 3Eh) [リセット = 00h]

概略表に戻ります。

図 7-129 STEPx_PAGE_INDICATOR レジスタ
76543210
STEPx_PAGE_INDICATOR[7:0]
R-00000000b
表 7-110 STEPx_PAGE_INDICATOR レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_PAGE_INDICATOR[7:0]R00000000bレジスタ ページ インジケータ
アクティブなレジスタ ページを示します。

7.6.2.18 STEPx_PAGE_POINTER レジスタ (アドレス = 3Fh) [リセット = 00h]

概略表に戻ります。

図 7-130 STEPx_PAGE_POINTER レジスタ
76543210
STEPx_PAGE_POINTER[7:0]
R/W-00000000b
表 7-111 STEPx_PAGE_POINTER レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7:0STEPx_PAGE_POINTER[7:0]R/W00000000bレジスタ ページ ポインタ
アクティブなレジスタ ページを選択します。