JAJSNL7D December   2021  – July 2026 AM2732 , AM2732-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 端子構成および機能
    1. 5.1 ピン配置図
      1. 5.1.1 AM273x ZCE のピン配置図
      2. 5.1.2 AM273x NZN のピン配置図
    2. 5.2 ピン属性 (AM273x ZCE、NZN パッケージ)
      1.      13
    3. 5.3 信号の説明
      1. 5.3.1  ADC 信号の説明
        1.       16
      2. 5.3.2  CPTS 信号の説明
        1.       18
      3. 5.3.3  CSI 2.0 信号の説明
        1.       20
      4. 5.3.4  DMM 信号の説明
        1.       22
      5. 5.3.5  ECAP 信号の説明
        1.       24
      6. 5.3.6  EPWM 信号の説明
        1.       26
        2.       27
        3.       28
        4.       29
      7. 5.3.7  GPIO 信号の説明
        1.       31
        2.       32
      8. 5.3.8  I2C 信号の説明
        1.       34
        2.       35
        3.       36
      9. 5.3.9  クロック信号の説明
        1.       38
        2.       39
      10. 5.3.10 JTAG 信号の説明
        1.       41
      11. 5.3.11 LVDS 信号の説明
        1.       43
      12. 5.3.12 MCAN 信号の説明
        1.       45
        2.       46
      13. 5.3.13 MCASP 信号の説明
        1.       48
        2.       49
        3.       50
      14. 5.3.14 イーサネット信号の説明
        1.       52
        2.       53
        3.       54
        4.       55
      15. 5.3.15 GPIO 信号の説明
        1.       57
        2.       58
      16. 5.3.16 電源信号の説明
        1.       60
      17. 5.3.17 QSPI 信号の説明
        1.       62
      18. 5.3.18 予約済み信号の説明
        1.       64
      19. 5.3.19 UART 信号の説明
        1.       66
        2.       67
        3.       68
        4.       69
      20. 5.3.20 SPI 信号の説明
        1.       71
        2.       72
        3.       73
        4.       74
      21. 5.3.21 システム信号の説明
        1.       76
      22. 5.3.22 トレース信号の説明
        1.       78
    4. 5.4 ピン接続要件
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格 - 車載用
    3. 6.3  電源投入時間 (POH)
      1. 6.3.1 車載用温度プロファイル
      2. 6.3.2 産業用温度プロファイル
    4. 6.4  推奨動作条件
    5. 6.5  動作性能ポイント
    6. 6.6  電源仕様
    7. 6.7  I/O バッファのタイプと電圧レールの依存関係
    8. 6.8  CPU の仕様
    9. 6.9  nFBGA パッケージの熱抵抗特性 [ZCE285A]
    10. 6.10 nFBGA パッケージの熱抵抗特性 [NZN225A]
    11. 6.11 消費電力の概略
    12. 6.12 電気的特性
      1. 6.12.1 GPADC のパラメータ
    13. 6.13 タイミングおよびスイッチング特性
      1. 6.13.1 電源シーケンスおよびリセット タイミング
      2. 6.13.2 クロック仕様
      3. 6.13.3 ペリフェラル情報
        1. 6.13.3.1  QSPI フラッシュ メモリ ペリフェラル
          1. 6.13.3.1.1 QSPI のタイミング条件
          2. 6.13.3.1.2 QSPI のタイミング要件
          3. 6.13.3.1.3 QSPI スイッチング特性
        2. 6.13.3.2  MIBSPI ペリフェラル
          1. 6.13.3.2.1 SPI のタイミング条件
          2. 6.13.3.2.2 SPI コントローラ モードのタイミングとスイッチング パラメータ (クロック位相 = 0、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力)
          3. 6.13.3.2.3 SPI コントローラ モード タイミングとスイッチング パラメータ (クロック位相 = 1、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力)
          4. 6.13.3.2.4 SPI ペリフェラル モードのタイミングとスイッチング パラメータ (SPICLK = 入力、SPISIMO = 入力、SPISOMI = 出力)
        3. 6.13.3.3  イーサネット スイッチ (RGMII/RMII/MII) ペリフェラル
          1. 6.13.3.3.1  RGMII/GMII/MII のタイミング条件
          2. 6.13.3.3.2  RGMII 送信クロックのスイッチング特性
          3. 6.13.3.3.3  RGMII の送信データおよび制御のスイッチング特性
          4. 6.13.3.3.4  RGMII 受信クロックのタイミング要件
          5. 6.13.3.3.5  RGMII 受信データおよび制御のタイミング要件
          6. 6.13.3.3.6  RMII 送信クロックのスイッチング特性
          7. 6.13.3.3.7  RMII の送信データおよび制御のスイッチング特性
          8. 6.13.3.3.8  RMII 受信クロックのタイミング要件
          9. 6.13.3.3.9  RMII 受信データおよび制御のタイミング要件
          10. 6.13.3.3.10 MII 送信のスイッチング特性
          11. 6.13.3.3.11 MII 受信クロックのタイミング要件
          12. 6.13.3.3.12 MII 受信のタイミング要件
          13. 6.13.3.3.13 MII 送信クロックのタイミング要件
          14. 6.13.3.3.14 MDIO インターフェイスのタイミング
        4. 6.13.3.4  LVDS/Aurora 計測および測定ペリフェラル
          1. 6.13.3.4.1 LVDS インターフェイスの構成
          2. 6.13.3.4.2 LVDS インターフェイスのタイミング
        5. 6.13.3.5  UART ペリフェラル
          1. 6.13.3.5.1 UART のタイミング要件
        6. 6.13.3.6  I2C プロトコル定義
          1. 6.13.3.6.1 I2C のタイミング要件 #GUID-D615B3D8-5F52-430D-93CB-70204118ACE4/T4362547-185
        7. 6.13.3.7  コントローラ エリア ネットワーク - フレキシブル データ レート (CAN-FD)
          1. 6.13.3.7.1 CAN-FD TX ピンおよび RX ピンの動的特性
        8. 6.13.3.8  CSI-2 ペリフェラル
        9. 6.13.3.9  汎用 ADC (GPADC)
        10. 6.13.3.10 拡張パルス幅変調器 (ePWM)
        11. 6.13.3.11 拡張キャプチャ (eCAP)
        12. 6.13.3.12 MCASP
          1.        MCASP のタイミング条件
          2.        MCASP のタイミング要件
          3.        140
          4.        MCASP スイッチング特性
          5.        142
        13. 6.13.3.13 汎用入出力 (General-Purpose Input/Output)
          1. 6.13.3.13.1 出力タイミングに対する負荷容量の変化によるスイッチング特性 (CL) #GUID-1BEBEADE-CEC6-42DA-A124-5081550EEDD7/T4362547-45 #GUID-1BEBEADE-CEC6-42DA-A124-5081550EEDD7/T4362547-50
      4. 6.13.4 エミュレーションおよびデバッグ
        1. 6.13.4.1 エミュレーションおよびデバッグの説明
        2. 6.13.4.2 JTAG インターフェイス
          1. 6.13.4.2.1 IEEE 1149.1 JTAG のタイミング要件
          2. 6.13.4.2.2 IEEE 1149.1 JTAG のスイッチング特性
        3. 6.13.4.3 ETM トレース インターフェイス
          1. 6.13.4.3.1 ETM TRACE のタイミング要件
          2. 6.13.4.3.2 ETM TRACE のスイッチング特性
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 メイン サブシステム
    3. 7.3 DSP サブシステム
    4. 7.4 レーダー制御サブシステム
    5. 7.5 その他のサブシステム
      1. 7.5.1 CSI2 インターフェイスを介したレーダー A2D データ フォーマット
      2. 7.5.2 ユーザー アプリケーション向け ADC チャネル (サービス)
    6. 7.6 ブート モード
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 代表的なアプリケーション
      1. 8.1.1 回路図
      2. 8.1.2 レイアウト
        1. 8.1.2.1 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
      1. 9.1.1 標準パッケージの記号化
      2. 9.1.2 デバイスの命名規則
    2. 9.2 ツールとソフトウェア
    3. 9.3 ドキュメントのサポート
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 静電気放電に関する注意事項
    7. 9.7 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

6.13.1 電源シーケンスおよびリセット タイミング

AM273x デバイスでは、NRESET がデアサートされる前に (VSS レベルから VIOIN レベルに移行)、すべての外部電圧レールと SOP ブート モード選択ラインが安定している必要があります。NRESET の立ち上がりエッジで、SOP ブート モードの状態がサンプリングされます。同様に、外部電圧レールは、NRESET がアサートされた後 (VIOIN レベルから VSS レベルに移行) にのみ電源をオフにする必要があります。図 6-1に、デバイスのウェークアップおよびパワーダウン シーケンスを示します。

AM2732 AM2732-Q1 デバイスのパワーアップおよびパワーダウン シーケンス図 6-1 デバイスのパワーアップおよびパワーダウン シーケンス

表 6-11は、に示されるタイミング値を一覧表示しています。図 6-1

表 6-10 デバイスのウェークアップ シーケンスのタイミング
名称 説明 最小値 標準値 最大値 単位
tPOWER_STABLE

経過するとデバイス電源ネットが有効で、推奨動作条件になる、最初の電源オン後のセトリング タイム。

すべての電源ピンが推奨動作ポイントになる前に、NRESET をデアサートしないでください (GND から VIOIN レベルに移行)。

すべてのデバイスの電源ピンの推奨動作条件については、「推奨動作条件」を参照してください。

 0 ms
tRESET_DELAY

NRESET が VSS から VIOIN レベルに移行できるとき、デバイスの電源ネットが有効な公称値になってからの遅延。

電源が推奨動作条件になると、NRESET はいつでも VSS レベルから VIOIN レベルに移行できます。

 0 ms
tSU_SOP

NRESET の立ち上がりエッジにより SOP 信号がサンプリングされるセットアップ時間。

電源が推奨動作条件になると、デバイスはいつでも SOP ピン ステータスをサンプリングする準備が整います。

 0 ms
tMSS_BOOT_START

NRESET の立ち上がりエッジからブート ROM が MSS コード実行を開始するまでの一般的な遅延。

デバイスの CLKP/CLKM 入力基準クロックが水晶振動子源 (水晶発振器モード) と外部発振器 (外部発振器モード) のどちらで動作するかによって値が異なります。外部発振器モードでは、より高速な起動が可能です。

MSS コードの実行開始は、ROM が QSPI メモリからセカンダリ ブート ローダ (SBL) を読み取るときに、最初の QSPI チップ セレクトの立ち上がりエッジを観測することで検出できます。

 外部発振器モード 0.5 ms
水晶発振器モード 7.0
tRESET_POWERDOWN_DELAY

パワー オフ イベント中に、NRESET が VIOIN から VSS レベルに移行してから電源ピンをオフにできるようになるまでの遅延。

NRESET が VSS レベルに移行した後は、いつでもデバイスの電源ピンをオフにできます。

 0 ms