JAJSVT2B November   2024  – February 2026 AWR2944P

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
  6. 5 関連製品
  7. 6 ピン構成および機能
    1. 6.1 ピン配置図 - AWR2944P/AWR2944-ECO/AWR2944LC
    2. 6.2 ピン配置図 - AWR2E44P/AWR2E44-ECO/AWR2E44LC
    3. 6.3 ピン属性
    4. 6.4 信号の説明 - デジタル
    5. 6.5 信号の説明 - アナログ
  8. 7 仕様
    1. 7.1  絶対最大定格
    2. 7.2  ESD 定格
    3. 7.3  電源投入時間 (POH)
    4. 7.4  推奨動作条件
    5. 7.5  ワンタイム プログラマブル (OTP) eFuse の VPP 仕様
      1. 7.5.1 OTP eFuse プログラミングの推奨動作条件
      2. 7.5.2 ハードウェア要件
      3. 7.5.3 ハードウェア保証への影響
    6. 7.6  電源仕様
    7. 7.7  消費電力の概略
    8. 7.8  RF の仕様
    9. 7.9  熱抵抗特性
    10. 7.10 電源シーケンスおよびリセット タイミング
    11. 7.11 入力クロックおよび発振器
      1. 7.11.1 クロック仕様
    12. 7.12 ペリフェラル情報
      1. 7.12.1  QSPI フラッシュ メモリ ペリフェラル
        1. 7.12.1.1 QSPI のタイミング条件
        2. 7.12.1.2 QSPI のタイミング要件 #GUID-4217F622-1EF7-45F6-B855-64CF2ED24728/GUID-97D19708-D87E-443B-9ADF-1760CFEF6F4C #GUID-4217F622-1EF7-45F6-B855-64CF2ED24728/GUID-0A61EEC9-2B95-4C27-B219-18D27C8F9430
        3. 7.12.1.3 QSPI のスイッチング特性 #GUID-35EA1079-DDD6-4DC7-839D-D2FFA528448C/T4362547-64 #GUID-35EA1079-DDD6-4DC7-839D-D2FFA528448C/T4362547-65
      2. 7.12.2  マルチバッファ付き / 標準シリアル ペリフェラル インターフェイス (MibSPI)
        1. 7.12.2.1 MibSPI ペリフェラルの説明
        2. 7.12.2.2 MibSPI 送信および受信 RAM の構成
          1. 7.12.2.2.1 SPI のタイミング条件
          2. 7.12.2.2.2 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 0、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-BF7326FD-4582-4010-B4F1-73F1B0C09FC2/T4362547-236 #GUID-BF7326FD-4582-4010-B4F1-73F1B0C09FC2/T4362547-237 #GUID-BF7326FD-4582-4010-B4F1-73F1B0C09FC2/T4362547-238
          3. 7.12.2.2.3 SPI コントローラ モードのスイッチング パラメータ (クロック位相 = 1、SPICLK = 出力、SPISIMO = 出力、SPISOMI = 入力) #GUID-E6A0140B-9416-425D-8E79-C66C78DF3527/T4362547-244 #GUID-E6A0140B-9416-425D-8E79-C66C78DF3527/T4362547-245 #GUID-E6A0140B-9416-425D-8E79-C66C78DF3527/T4362547-246
        3. 7.12.2.3 SPI ペリフェラル モードの I/O タイミング
          1. 7.12.2.3.1 SPI ペリフェラル モードのスイッチング パラメータ (SPICLK = 入力、SPISIMO = 入力、 SPISOMI = 出力) #GUID-E2D86041-CEF3-4EEB-A74A-C17A9547F543/T4362547-70 #GUID-E2D86041-CEF3-4EEB-A74A-C17A9547F543/T4362547-71 #GUID-E2D86041-CEF3-4EEB-A74A-C17A9547F543/T4362547-73
      3. 7.12.3  イーサネット スイッチ (RGMII/RMII/MII) ペリフェラル
        1. 7.12.3.1 RGMII/RMII/MII のタイミング条件
          1. 7.12.3.1.1  RGMII 送信クロックのスイッチング特性
          2. 7.12.3.1.2  RGMII の送信データおよび制御のスイッチング特性
          3. 7.12.3.1.3  RGMII 受信クロックのタイミング要件
          4. 7.12.3.1.4  RGMII 受信データおよび制御のタイミング要件
          5. 7.12.3.1.5  RMII 送信クロックのスイッチング特性
          6. 7.12.3.1.6  RMII の送信データおよび制御のスイッチング特性
          7. 7.12.3.1.7  RMII 受信クロックのタイミング要件
          8. 7.12.3.1.8  RMII 受信データおよび制御のタイミング要件
          9. 7.12.3.1.9  MII 送信のスイッチング特性
          10. 7.12.3.1.10 MII 受信のタイミング要件
          11. 7.12.3.1.11 MII 送信クロックのタイミング要件
          12. 7.12.3.1.12 MII 受信クロックのタイミング要件
          13. 7.12.3.1.13 MDIO インターフェイスのタイミング
      4. 7.12.4  LVDS/Aurora 計測および測定ペリフェラル
        1. 7.12.4.1 LVDS インターフェイスの構成
        2. 7.12.4.2 LVDS インターフェイスのタイミング
      5. 7.12.5  UART ペリフェラル
        1. 7.12.5.1 SCI のタイミング要件
      6. 7.12.6  I2C (Inter-Integrated Circuit Interface)
        1. 7.12.6.1 I2C のタイミング要件 #GUID-70BFADF8-F963-4E61-84ED-23FDE518F1A0/T4362547-185
      7. 7.12.7  CAN-FD (Controller Area Network - Flexible Data-rate)
        1. 7.12.7.1 CAN-FD TX ピンおよび RX ピンの動的特性
      8. 7.12.8  CSI2 レシーバ ペリフェラル
        1. 7.12.8.1 CSI2 のスイッチング特性
      9. 7.12.9  拡張パルス幅変調器 (ePWM)
      10. 7.12.10 汎用入出力 (General-Purpose Input/Output)
        1. 7.12.10.1 出力タイミングに対する負荷容量の変化によるスイッチング特性 (CL) #GUID-D645D302-151E-4A83-B5A0-36D93909E00A/T4362547-45 #GUID-D645D302-151E-4A83-B5A0-36D93909E00A/T4362547-50
    13. 7.13 エミュレーションおよびデバッグ
      1. 7.13.1 エミュレーションおよびデバッグの説明
      2. 7.13.2 JTAG インターフェイス
        1. 7.13.2.1 IEEE 1149.1 JTAG のタイミング要件
        2. 7.13.2.2 IEEE 1149.1 JTAG のスイッチング特性
      3. 7.13.3 ETM トレース インターフェイス
        1. 7.13.3.1 ETM TRACE のタイミング要件
        2. 7.13.3.2 ETM TRACE のスイッチング特性
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 サブシステム
      1. 8.3.1 RF およびアナログ サブシステム
        1. 8.3.1.1 RF クロック サブシステム
        2. 8.3.1.2 送信サブシステム
        3. 8.3.1.3 受信サブシステム
        4. 8.3.1.4 プロセッサ サブシステム
      2. 8.3.2 車載インターフェイス
    4. 8.4 その他のサブシステム
      1. 8.4.1 ハードウェア アクセラレータ サブシステム
      2. 8.4.2 セキュリティ – ハードウェア セキュリティ モジュール
      3. 8.4.3 ユーザー アプリケーション向け ADC チャネル (サービス)
  10. 9 監視と診断
    1. 9.1 監視と診断のメカニズム
  11. 10アプリケーション、実装、およびレイアウト
    1. 10.1 アプリケーション情報
    2. 10.2 短距離、中距離、長距離のレーダー
    3. 10.3 リファレンス回路図
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 デバイスの命名規則
    2. 11.2 ツールとソフトウェア
    3. 11.3 ドキュメントのサポート
    4. 11.4 サポート・リソース
    5. 11.5 商標
    6. 11.6 静電気放電に関する注意事項
    7. 11.7 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

7.12.8.1 CSI2 のスイッチング特性

自由気流での動作温度範囲内 (特に記述のない限り)
パラメータ最小値標準値最大値単位
低消費電力レシーバ (LP-RX)
VIL(1)ロジック 0 入力スレッショルド550mV
VIH(2)ロジック 1 入力スレッショルド880mV
VHYST入力ヒステリシス25mV
高速 レシーバ (HS-RX)
VIDTH差動入力 High スレッショルド70mV
VIDTL差動入力 Low スレッショルド-70mV
VIDMAX最大差動入力電圧270mV
VILHSシングルエンド入力 Low 電圧-40mV
VIHHSシングルエンド入力 High 電圧460mV
VCMRXDC同相電圧70330mV
ΔVCMRX(HF)450MHz を超える同相モード干渉200mVPP
ΔVCMRX(LF)同相干渉 50MHz～450MHz-5050mVPP
HS データクロックのタイミング仕様(3)(5)
UIINSTデータ/クロック ユニット間隔1.11ns
TSETUPデータ - クロック セットアップ時間166ps
THOLDクロックからデータまでのホールド時間166ps
TR, 、TF(4)立ち上がり時間/ 立ち下がり時間1660.4*UIINSTps
(1) 入力 Low レベル電圧VILは、レシーバが入力信号の Low 状態を検出するために必要な電圧です。VIL は、HS 転送中の最大シングルエンド線電圧よりも高く設定されています。したがって、両方の LP レシーバは HS 信号伝送中に Low を検出します
(2) 入力高レベル電圧 (VIH) とは、受信側が入力信号をHigh と認識するために必要な電圧レベルです。
(3) 図の TSKEW は、レシーバー入力で許容できるクロックとデータ HS 信号間のスキューです。これはあくまで記述上のパラメータです。Rx のタイミングは、TSETUP/THOLD のみで規定されます。
(4) VIDTLから VIDTHまでの立ち上がり/ 立ち下がり。
(5) セットアップ/ ホールド仕様は、レシーバ入力のデータ レーンとクロック レーンの両方で同じ同相時間と立ち上がり時間/ 立ち下がり時間を想定しています。TSETUP および THOLD を測定する際は、クロック レーンとデータ レーンで VCMRXDC および TR、TF を同一にする必要があります
AWR2944P AWR2E44P AWR2944-ECO AWR2E44-ECO AWR2944LC AWR2E44LC HS 送信におけるクロックとデータのタイミング図 7-24 HS 送信におけるクロックとデータのタイミング