JAJSW42 January   2025 SN54SC8T573-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 タイミング特性
    8. 5.8 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS 3 ステート出力
      2. 7.3.2 SCxT 拡張入力電圧
        1. 7.3.2.1 昇圧変換
        2. 7.3.2.2 降圧変換
      3. 7.3.3 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 設計要件
        1. 8.2.1.1 電源に関する考慮事項
        2. 8.2.1.2 入力に関する考慮事項
        3. 8.2.1.3 出力に関する考慮事項
      2. 8.2.2 詳細な設計手順
      3. 8.2.3 アプリケーション曲線
    3. 8.3 電源に関する推奨事項
    4. 8.4 レイアウト
      1. 8.4.1 レイアウトのガイドライン
      2. 8.4.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

3 概要

SN54SC8T573-SEP デバイスは、オクタル トランスペアレント
D タイプ ラッチで、大きい容量性負荷または比較的低いインピーダンスの負荷の駆動用に特別に設計された 3 ステート出力を備えています。特に、バッファ レジスタ、I/O ポート、双方向バス ドライバ、作業レジスタの実装に適しています。

ラッチ イネーブル (LE) 入力が HIGH のとき、Q 出力はデータ (D) 入力に従います。
LE が LOW のとき、出力はラッチされて、設定されたデータを保持します。

パッケージ情報
部品番号 パッケージ (1) パッケージ サイズ(2) 本体サイズ (3)
SN54SC8T573-SEP PW (TSSOP、20) 6.5mm × 6.4mm 6.5mm × 4.4mm
(1) 詳細については、このデータシートの末尾にある注文情報を参照してください。
(2) パッケージ サイズ (長さ×幅) は公称値であり、該当する場合はピンも含まれます
(3) 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN54SC8T573-SEP 論理図 (正論理)

他の 7 つのチャネルに接続

論理図 (正論理)