JAJSWC2A March   2025  – March 2025 SN74AC00-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 概要
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 代表的特性
  7. 6 パラメータ測定情報
  8. 7 詳細説明
    1. 7.1 概要
    2. 7.2 機能ブロック図
    3. 7.3 機能説明
      1. 7.3.1 平衡化された CMOS プッシュプル出力
      2. 7.3.2 標準 CMOS 入力
      3. 7.3.3 ウェッタブル フランク
      4. 7.3.4 クランプ ダイオード構造
    4. 7.4 デバイスの機能モード
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
    3. 8.3 設計要件
      1. 8.3.1 電源に関する考慮事項
      2. 8.3.2 入力に関する考慮事項
      3. 8.3.3 出力に関する考慮事項
    4. 8.4 詳細な設計手順
    5. 8.5 アプリケーション曲線
    6. 8.6 電源に関する推奨事項
    7. 8.7 レイアウト
      1. 8.7.1 レイアウトのガイドライン
      2. 8.7.2 レイアウト例
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 ドキュメントの更新通知を受け取る方法
    3. 9.3 サポート・リソース
    4. 9.4 商標
    5. 9.5 静電気放電に関する注意事項
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

3 概要

SN74AC00-Q1 には、4 つの独立した 2 入力 NAND ゲートが内蔵されています。各ゲートは、ブール関数 Y = A•B を実行します。

製品情報
部品番号 パッケージ (1) パッケージ サイズ(2) 本体サイズ (3)
SN74AC00-Q1 BQA (WQFN、14) 3 mm × 2.5mm 3 mm × 2.5mm
PW (TSSOP、14) 5 mm × 6.4mm 5 mm × 4.4mm
(1) 詳細については、メカニカル、パッケージ、および注文情報 を参照してください。
(2) パッケージ サイズ（長さ × 幅）は公称値であり、該当する場合、これにはピンも含まれます。
(3) 本体サイズ (長さ×幅) は公称値であり、ピンは含まれません。
SN74AC00-Q1 ロジック図ロジック図