JAJSWI4 April   2025 TAC5301-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1  絶対最大定格
    2. 5.2  ESD 定格
    3. 5.3  推奨動作条件
    4. 5.4  熱に関する情報
    5. 5.5  電気的特性
    6. 5.6  電気的特性
    7. 5.7  タイミング要件：I2C インターフェイス
    8. 5.8  スイッチング特性：I2C インターフェイス
    9. 5.9  タイミング要件：TDM、I2S または LJ インターフェイス
    10. 5.10 スイッチング特性：TDM、I2S または LJ インターフェイス
    11. 5.11 タイミング図
    12. 5.12 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 シリアル インターフェイス
        1. 6.3.1.1 制御シリアル インターフェイス
        2. 6.3.1.2 オーディオ シリアル インターフェイス
          1. 6.3.1.2.1 時分割多重オーディオ (TDM) インターフェイス
          2. 6.3.1.2.2 I2S (Inter IC Sound) インターフェイス
          3. 6.3.1.2.3 左揃え (LJ) インターフェイス
        3. 6.3.1.3 共有バスで複数のデバイスを使用
      2. 6.3.2 フェーズ ロック ループ (PLL) とクロック生成
      3. 6.3.3 入力チャネルの構成
      4. 6.3.4 出力チャネルの構成
      5. 6.3.5 基準電圧
      6. 6.3.6 マイク バイアス
      7. 6.3.7 シグナル チェーン処理
        1. 6.3.7.1 ADC 信号チェーン
          1. 6.3.7.1.1  プログラム可能なチャネル ゲインおよびデジタル ボリューム制御
          2. 6.3.7.1.2  プログラム可能なチャネル ゲイン較正
          3. 6.3.7.1.3  プログラム可能なチャネル位相較正
          4. 6.3.7.1.4  プログラム可能なデジタル ハイパス フィルタ
          5. 6.3.7.1.5  プログラム可能なデジタル バイクワッド フィルタ
          6. 6.3.7.1.6  プログラム可能なチャネル サマーおよびデジタル ミキサ
          7. 6.3.7.1.7  構成可能なデジタル デシメーション フィルタ
            1. 6.3.7.1.7.1 線形位相フィルタ
              1. 6.3.7.1.7.1.1 サンプリング レート：8 kHz または 7.35 kHz
              2. 6.3.7.1.7.1.2 サンプリング レート：16 kHz または 14.7 kHz
              3. 6.3.7.1.7.1.3 サンプリング レート：24 kHz または 22.05 kHz
              4. 6.3.7.1.7.1.4 サンプリング レート：32 kHz または 29.4 kHz
              5. 6.3.7.1.7.1.5 サンプリング レート：48 kHz または 44.1 kHz
              6. 6.3.7.1.7.1.6 サンプリング レート：96 kHz または 88.2 kHz
              7. 6.3.7.1.7.1.7 サンプリング レート：192 kHz または 176.4 kHz
            2. 6.3.7.1.7.2 低レイテンシ フィルタ
              1. 6.3.7.1.7.2.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.7.1.7.2.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.7.1.7.2.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.7.1.7.2.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.7.1.7.2.5 サンプリング レート：192 kHz または 176.4 kHz
            3. 6.3.7.1.7.3 超低レイテンシ フィルタ
              1. 6.3.7.1.7.3.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.7.1.7.3.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.7.1.7.3.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.7.1.7.3.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.7.1.7.3.5 サンプリング レート：192 kHz または 176.4 kHz
          8. 6.3.7.1.8  自動ゲイン コントローラ (AGC)
          9. 6.3.7.1.9  音声アクティビティ検出 (VAD)
          10. 6.3.7.1.10 超音波アクティビティ検出（UAD）
        2. 6.3.7.2 DAC 信号チェーン
          1. 6.3.7.2.1 プログラム可能なチャネル ゲインおよびデジタル ボリューム制御
          2. 6.3.7.2.2 プログラム可能なチャネル ゲイン較正
          3. 6.3.7.2.3 プログラム可能なデジタル ハイパス フィルタ
          4. 6.3.7.2.4 プログラム可能なデジタル バイクワッド フィルタ
          5. 6.3.7.2.5 構成可能なデジタル補間フィルタ
            1. 6.3.7.2.5.1 線形位相フィルタ
              1. 6.3.7.2.5.1.1 サンプリング レート：8 kHz または 7.35 kHz
              2. 6.3.7.2.5.1.2 サンプリング レート：16 kHz または 14.7 kHz
              3. 6.3.7.2.5.1.3 サンプリング レート：24 kHz または 22.05 kHz
              4. 6.3.7.2.5.1.4 サンプリング レート：32 kHz または 29.4 kHz
              5. 6.3.7.2.5.1.5 サンプリング レート：48 kHz または 44.1 kHz
              6. 6.3.7.2.5.1.6 サンプリング レート：96 kHz または 88.2 kHz
              7. 6.3.7.2.5.1.7 サンプリング レート：192 kHz または 176.4 kHz
            2. 6.3.7.2.5.2 低レイテンシ フィルタ
              1. 6.3.7.2.5.2.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.7.2.5.2.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.7.2.5.2.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.7.2.5.2.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.7.2.5.2.5 サンプリング レート：192 kHz または 176.4 kHz
            3. 6.3.7.2.5.3 超低レイテンシ フィルタ
              1. 6.3.7.2.5.3.1 サンプリング レート：24 kHz または 22.05 kHz
              2. 6.3.7.2.5.3.2 サンプリング レート：32 kHz または 29.4 kHz
              3. 6.3.7.2.5.3.3 サンプリング レート：48 kHz または 44.1 kHz
              4. 6.3.7.2.5.3.4 サンプリング レート：96 kHz または 88.2 kHz
              5. 6.3.7.2.5.3.5 サンプリング レート：192kHz または 176.4kHz
      8. 6.3.8 割り込み、ステータス、およびデジタル I/O ピンの多重化
      9. 6.3.9 パワー チューン モード
    4. 6.4 デバイスの機能モード
      1. 6.4.1 スリープ モードまたはソフトウェア シャットダウン
      2. 6.4.2 ソフトウェア リセット
      3. 6.4.3 アクティブ モード
    5. 6.5 プログラミング
      1. 6.5.1 制御シリアル インターフェイス
        1. 6.5.1.1 一般的な I2C の動作
        2. 6.5.1.2 I2C のシングル バイトおよびマルチ バイト転送
          1. 6.5.1.2.1 I2C のシングル バイト書き込み
          2. 6.5.1.2.2 I2C のマルチ バイト書き込み
          3. 6.5.1.2.3 I2C のシングル バイト読み出し
          4. 6.5.1.2.4 I2C のマルチ バイト読み出し
  8. 7 レジスタ マップ
    1. 7.1 デバイス構成レジスタ
      1. 7.1.1 TAC5301-Q1_B0_P0 レジスタ
      2. 7.1.2 TAC5301-Q1_B0_P1 レジスタ
      3. 7.1.3 TAC5301-Q1_B0_P3 レジスタ
    2. 7.2 プログラム可能な係数レジスタ
      1. 7.2.1  プログラム可能な係数レジスタ：ページ 8
      2. 7.2.2  プログラム可能な係数レジスタ：ページ 9
      3. 7.2.3  プログラム可能な係数レジスタ：ページ 10
      4. 7.2.4  プログラム可能な係数レジスタ：ページ 11
      5. 7.2.5  プログラム可能な係数レジスタ：ページ 15
      6. 7.2.6  プログラム可能な係数レジスタ：ページ 16
      7. 7.2.7  プログラム可能な係数レジスタ：ページ 17
      8. 7.2.8  プログラム可能な係数レジスタ：ページ 18
      9. 7.2.9  プログラム可能な係数レジスタ：ページ 19
      10. 7.2.10 プログラム可能な係数レジスタ：ページ 25
      11. 7.2.11 プログラム可能な係数レジスタ：ページ 26
      12. 7.2.12 プログラム可能な係数レジスタ：ページ 27
      13. 7.2.13 プログラム可能な係数レジスタ：ページ 28
  9. 8 アプリケーションと実装
    1. 8.1 アプリケーション情報
    2. 8.2 代表的なアプリケーション
      1. 8.2.1 アプリケーション
      2. 8.2.2 設計要件
      3. 8.2.3 詳細な設計手順
      4. 8.2.4 代表的特性
    3. 8.3 電源に関する推奨事項
      1. 8.3.1 1.8V および 1.2V での動作のための IOVDD_IO_MODE
    4. 8.4 レイアウト
      1. 8.4.1 レイアウト例
      2. 8.4.2 レイアウトのガイドライン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 ドキュメントのサポート
      1. 9.1.1 関連資料
    2. 9.2 静電気放電に関する注意事項
    3. 9.3 ドキュメントの更新通知を受け取る方法
    4. 9.4 サポート・リソース
    5. 9.5 商標
    6. 9.6 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報

7.1.2 TAC5301-Q1_B0_P1 レジスタ

TAC5301-Q1_B0_P1 レジスタのメモリマップト レジスタを、表 7-94 に示します。表 7-94 にないレジスタ オフセット アドレスはすべて予約済みと見なして、レジスタの内容は変更しないでください。

表 7-94 TAC5301-Q1_B0_P1 レジスタ
アドレス略称レジスタ名リセット値セクション
0x0PAGE_CFGデバイス ページ レジスタ0x00セクション 7.1.2.1
0x3DSP_CFG0DSP 構成レジスタ 00x00セクション 7.1.2.2
0xDCLK_CFG0クロック設定レジスタ 00x00セクション 7.1.2.3
0xECHANNEL_CFG1ADC チャネル構成レジスタ0x00セクション 7.1.2.4
0xFCHANNEL_CFG2DAC チャネル構成レジスタ0x00セクション 7.1.2.5
0x17SRC_CFG0SRC 構成レジスタ 10x00セクション 7.1.2.6
0x18SRC_CFG1SRC 構成レジスタ 20x00セクション 7.1.2.7
0x19JACK_DET_CFG0ジャック検出構成レジスタ 00x00セクション 7.1.2.8
0x1AJACK_DET_CFG1ジャック検出構成レジスタ 10x00セクション 7.1.2.9
0x1BJACK_DET_CFG2ジャック検出構成レジスタ 20x00セクション 7.1.2.10
0x1CJACK_DET_CFG3ジャック検出構成レジスタ 30x00セクション 7.1.2.11
0x1ELPAD_CFG1低消費電力アクティビティ検出構成レジスタ0x20セクション 7.1.2.12
0x1FLPSG_CFG1低消費電力信号生成構成レジスタ 10x80セクション 7.1.2.13
0x20LPAD_LPSG_CFG1低消費電力アクティビティ検出と低消費電力信号生成共通構成レジスタ 10x00セクション 7.1.2.14
0x23LIMITER_CFGリミッタ構成レジスタ 20x00セクション 7.1.2.15
0x24AGC_DRC_CFGAGC および DRC 構成レジスタ 20x00セクション 7.1.2.16
0x2BPLIM_CFG0PLIM 構成レジスタ 00x00セクション 7.1.2.17
0x2CMIXER_CFG0MIXER 構成レジスタ 00x00セクション 7.1.2.18
0x2DMISC_CFG0その他設定レジスタ 00x00セクション 7.1.2.19
0x2EBRWNOUTブラウンアウト構成レジスタ0xBFセクション 7.1.2.20
0x2FINT_MASK0割り込みマスク レジスタ 00xFFセクション 7.1.2.21
0x32INT_MASK4割り込みマスク レジスタ 40x00セクション 7.1.2.22
0x33INT_MASK5割り込みマスク レジスタ 50x30セクション 7.1.2.23
0x34INT_LTCH0ラッチ割り込み読み戻しレジスタ 00x00セクション 7.1.2.24
0x38OUT_CH1_LTCHチャネル 1 出力 DC 故障診断ラッチ ステータス レジスタ0x00セクション 7.1.2.25
0x39OUT_CH2_LTCHチャネル 2 出力 DC 故障診断ラッチ ステータス レジスタ0x00セクション 7.1.2.26
0x3AINT_LTCH1ラッチ割り込み読み戻しレジスタ 10x00セクション 7.1.2.27
0x3BINT_LTCH2ラッチ割り込み読み戻しレジスタ 20x00セクション 7.1.2.28
0x3CINT_LIVE0ライブ割り込み読み戻しレジスタ 00x00セクション 7.1.2.29
0x3DCHx_LIVE診断レジスタの実行概要0x00セクション 7.1.2.30
0x40OUT_CH1_LIVEチャネル 1 出力 DC フォルト診断ライブ ステータス レジスタ0x00セクション 7.1.2.31
0x41OUT_CH2_LIVEチャネル 2 出力 DC フォルト診断ライブ ステータス レジスタ0x00セクション 7.1.2.32
0x42INT_LIVE1ライブ割り込み読み戻しレジスタ 10x00セクション 7.1.2.33
0x43INT_LIVE2ライブ割り込み読み戻しレジスタ 20x00セクション 7.1.2.34
0x4CDIAG_CFG6周波数診断構成レジスタ 60xA2セクション 7.1.2.35
0x4DDIAG_CFG7周波数診断構成レジスタ 70x48セクション 7.1.2.36
0x4EDIAG_CFG8周波数診断構成レジスタ 80xBAセクション 7.1.2.37
0x4FDIAG_CFG9周波数診断構成レジスタ 90x4Bセクション 7.1.2.38
0x50DIAG_CFG10周波数診断構成レジスタ 100x88セクション 7.1.2.39
0x51DIAG_CFG11周波数診断構成レジスタ 110x40セクション 7.1.2.40
0x52DIAG_CFG12周波数診断構成レジスタ 120x44セクション 7.1.2.41
0x55DIAGDATA_CFG入力診断データ構成レジスタ0x00セクション 7.1.2.42
0x6ADIAG_MON_MSB_TEMP診断 SAR 温度監視データ MSB バイト0x00セクション 7.1.2.43
0x6BDIAG_MON_LSB_TEMP診断 SAR 温度モニタ データ LSB ニブル0x0Aセクション 7.1.2.44
0x6CDIAG_MON_MSB_MBIAS_LOAD診断 SAR MICBIAS LOAD 電流モニタ データ MSB バイト0x00セクション 7.1.2.45
0x6DDIAG_MON_LSB_MBIAS_LOAD診断 SAR MICBIAS LOAD 電流モニタ データ LSB ニブル0x0Bセクション 7.1.2.46
0x6EDIAG_MON_MSB_AVDD診断 SAR AVDD モニタ データ MSB バイト0x00セクション 7.1.2.47
0x6FDIAG_MON_LSB_AVDD診断逐次比較型 AVDD モニタ データ LSB ニブル0x0Cセクション 7.1.2.48
0x70DIAG_MON_MSB_GPA診断 SAR GPA モニタ データ MSB バイト0x00セクション 7.1.2.49
0x71DIAG_MON_LSB_GPA診断 SAR GPA モニタ データ LSB ニブル レジスタ0x0Dセクション 7.1.2.50
0x73MICBIAS_CFGMicbias 構成レジスタ0xA0セクション 7.1.2.51

7.1.2.1 PAGE_CFG レジスタ (アドレス = 0x0) [リセット = 0x00]

PAGE_CFG を 表 7-95 に示します。

概略表に戻ります。

デバイスのメモリ マップは複数のページに分かれています。このレジスタはページを設定します。

表 7-95 PAGE_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0PAGE[7:0]R/W00000000bこれらのビットは、デバイスのページを設定します。
0d = ページ 0
1d = ページ 1
2d ～ 254d = ページ 2 ～ ページ 254
255d = ページ 255

7.1.2.2 DSP_CFG0 レジスタ (アドレス = 0x3) [リセット = 0x00]

DSP_CFG0 を表 7-96 に示します。

概略表に戻ります。

このレジスタは、オンザフライ方式のフィルタ更新用の構成レジスタです。

表 7-96 DSP_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済みビット。リセット値を書き込むのみ
6予約済みR0b予約済みビット。リセット値を書き込むのみ
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2予約済みR0b予約済みビット。リセット値を書き込むのみ
1予約済みR0b予約済みビット。リセット値を書き込むのみ
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.3 CLK_CFG0 レジスタ (アドレス = 0xD) [リセット = 0x00]

CLK_CFG0 を表 7-97 に示します。

概略表に戻ります。

このレジスタはクロック構成レジスタ 0 です。

表 7-97 CLK_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7CNT_TGT_CFG_OVR_PASIR/W0bASI コントローラ ターゲット構成オーバーライド レジスタ
0d = PASI_CNT_CFG ビットに従うコントローラ ターゲット構成。
1D = PASI_CNT_CFG の標準動作をオーバーライドします。この場合、クロックの自動検出機能は使用できません。
PASI_CNT_CFG = 0：BCLK は入力ですが、FSYNCは出力です。
PASI_CNT_CFG = 1：BCLK は出力ですが、FSYNC は入力です。
6CNT_TGT_CFG_OVR_SASIR/W0bASI コントローラ ターゲット構成オーバーライド レジスタ
0d = SASI_CNT_CFG ビットに従うコントローラ ターゲット構成。
1D = SASI_CNT_CFG の標準動作をオーバーライドします。この場合、クロックの自動検出機能は使用できません。
SASI_CNT_CFG = 0：BCLK は入力ですが、FSYNC は出力です。
SASI_CNT_CFG = 1：BCLK は出力ですが、FSYNC は入力です。
5-3予約済みR0b予約済みビット。リセット値を書き込むのみ
2PASI_USE_INT_FSYNCR/W0bコントローラ モード構成でプライマリ内部 FSYNC を使用します。
0d = 外部 FSYNC を使用
1d = 内部 FSYNC を使用
1SASI_USE_INT_FSYNCR/W0bコントローラ モード構成で内部 FSYNC を二次的に使用する場合。
0d = 外部 FSYNC を使用
1d = 内部 FSYNC を使用
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.4 CHANNEL_CFG1 レジスタ (アドレス = 0xE) [リセット = 0x00]

CHANNEL_CFG1 を表 7-98 に示します。

概略表に戻ります。

これは、ADC チャネルのダイナミック パワーオン / パワーオフ構成レジスタです。

表 7-98 CHANNEL_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7FORCE_DYN_MODE_CUST_MAX_CHR/W0bADC 強制ダイナミック モード カスタム最大チャネル
0d = ダイナミック、最大チャネルは ADC_DYN_MAXCH_SEL
1d = ダイナミック モードでは、最大チャネルは DYN_MODE_CUST_MAX_CH としてカスタムです
6-3DYN_MODE_CUST_MAX_CH[3:0]R/W0000bADC 動的モード カスタム最大チャネル構成
[3]-> 予約済み
[2]-> 予約済み
[1]-> CH2_EN
[0]-> CH1_EN
2-0予約済みR0b予約済みビット。リセット値のみを書き込み

7.1.2.5 CHANNEL_CFG2 レジスタ (アドレス = 0xF) [リセット = 0x00]

CHANNEL_CFG2 を表 7-99 に示します。

概略表に戻ります。

これは、DAC チャネルのダイナミック パワーオン / パワーオフ構成レジスタです。

表 7-99 CHANNEL_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7DAC_FORCE_DYN_MODE_CUST_MAX_CHR/W0bDAC 強制ダイナミック モード カスタム最大チャネル
0d = ダイナミック、最大チャネルは DAC_DYN_MAXCH_SEL
1d = ダイナミック モードでは、最大チャネルはD AC_DYN_MODE_CUST_MAX_CH に従ってカスタムです
6-3DAC_DYN_MODE_CUST_MAX_CH[3:0]R/W0000bDAC 動的モード カスタム最大チャネル構成（[3]-> CH4_EN、[2]-> CH3_EN、[1]-> CH2_EN、[0]-> CH1_EN）
[3]-> CH4_EN[2]
-> CH3_E
N[1]-> CH2_EN[0]-> CH1_EN
2-0予約済みR0b予約済みビット。リセット値のみを書き込み

7.1.2.6 SRC_CFG0 レジスタ (アドレス = 0x17) [リセット = 0x00]

SRC_CFG0 を表 7-100 に示します。

概略表に戻ります。

このレジスタは SRC の構成レジスタ 1 です。

表 7-100 SRC_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7SRC_ENR/W0bSRC イネーブル構成
0b = SRC を無効化
1b = SRC を有効化
6DIS_AUTO_SRC_DETR/W0bSRC 自動検出構成
0b = SRC 自動検出が有効
1b = SRC 自動検出が無効
5-0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.7 SRC_CFG1 レジスタ (アドレス = 0x18) [リセット = 0x00]

SRC_CFG1 を表 7-101 に示します。

概略表に戻ります。

このレジスタは SRC の構成レジスタ 2 です。

表 7-101 SRC_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7MAIN_FS_CUSTOM_CFGR/W0bメイン FS カスタム構成
0b = メイン FS が自動推論される
1b = MAIN_FS_SELECT_CFG からメイン Fs を選択する必要があります
6MAIN_FS_SELECT_CFGR/W0bメイン Fs 選択構成
0b = PASI Fs をメイン Fs として使用
1b = SASI Fs をメイン Fs として使用
5-3MAIN_AUX_RATIO_M_CUSTOM_CFG[2:0]R/W000bメインおよび補助 Fs 比率 m:n 構成
0d = m は自動推測される
1d = 1
2d = 2
3d = 3
4d = 4
5d = 予約済み
6d = 6
7d = 予約済み
2-0MAIN_AUX_RATIO_N_CUSTOM_CFG[2:0]R/W000bメインおよび補助 Fs 比率 m:n 構成
0d = n は自動推測される
1d = 1
2d = 2
3d = 3
4d = 4
5d = 予約済み
6d = 6
7d = 予約済み

7.1.2.8 JACK_DET_CFG0 レジスタ (アドレス = 0x19) [リセット = 0x00]

JACK_DET_CFG0 を表 7-102 に示します。

概略表に戻ります。

このレジスタは、ジャック検出構成レジスタ 0 です。

表 7-102 JACK_DET_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6JACK_DET_MONITOR_FREQ[1:0]R/W00bヘッドセット検出パルス周波数
0d = 0.5Hz
1d = 1Hz
2d = 7.5Hz
3d = 15Hz
5JACK_DET_PULSE_WIDTHR/W0b検出器のパルス高幅
0d = 4ms (MICBIAS ピン キャップ = 1uF)
1d = 32ms (MICBIAS ピン キャップ = 10uF)
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2-1HPDET_CLOCK_SEL[1:0]R/W00bヘッドフォン検出クロック期間の選択
0d = 1ms
1d = 2ms
2D = 4ms
3d = 予約済み
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.9 JACK_DET_CFG1 レジスタ (アドレス = 0x1A) [リセット = 0x00]

JACK_DET_CFG1 を表 7-103 に示します。

概略表に戻ります。

このレジスタは、ジャック検出構成レジスタ 1 です。

表 7-103 JACK_DET_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済みビット。リセット値を書き込むのみ
6JACK_DET_COMP_CTRL2R/W0b固定外部抵抗の場合のフック プレス スレッショルド制御は、サポートされる最低のマイク インピーダンスまたはサポートされる最高のフック ボタン インピーダンスの選択を制御します
0d = サポートされる最小マイク抵抗、R_Mic = 800Ω、サポートされる最大フック ボタン インピーダンス、R_Hook = 320Ω (AC 結合ヘッドフォン用) R26<3> = 0 (それ以外の場合、R26<3> = 1 のときは R_hook = 150Ω)
1d = サポートされる最大フック ボタン インピーダンス、R_hook = 680Ω、サポートされる最小マイク抵抗、R_Mic = 1350Ω (AC 結合ヘッドフォン用) R26<3> = 0 (それ以外の場合、R26<3> = 1 のときは、R_Mic = 1750Ω)
5-4JACK_DET_COMP_CTRL3[1:0]R/W00bフック プレス ジャッキ挿入サポート、外部抵抗タイプ P0_R25_D4=0 のみ有効、それ以外は無視します。
0d = フック ボタン押下時のジャック挿入検出のために最小 150Ω のフック ボタン インピーダンスをサポート
1d = フック ボタン押下時のジャック挿入検知のために最小 100Ω のフック ボタン インピーダンスをサポート
2d = フック ボタン押下時のジャック挿入検知のために最小 50Ω のフック ボタン インピーダンスをサポート
3d = 予約済み
3HPDET_COUPLINGR/W0bヘッドフォン検出の結合
0d = AC 結合
1d = DC 結合
2HPDET_USE_2x_CURRR/W0bヘッド セットが電流 SEL 構成を検出
0d = ヘッドホン検出用の電流の 2 倍
1d = ヘッドホン検出用の電流 2 倍を有効に
1JACK_DET_ENR/W0bヘッドセット検出有効
0d = ヘッドセット検出無効
1d = ヘッドセット検出有効
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.10 JACK_DET_CFG2 レジスタ (アドレス = 0x1B) [リセット = 0x00]

JACK_DET_CFG2 を表 7-104 に示します。

概略表に戻ります。

このレジスタは、ジャック検出構成レジスタ 2 です。

表 7-104 JACK_DET_CFG2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済みビット。リセット値を書き込むのみ
6HPDET_DEBR/W0bヘッドフォン検出デバウンスのプログラム可能性
0d = デバウンスなし
1d = 3 つの検出のデバウンス
5-3JACK_DET_DEB_INSERT[2:0]R/W000bヘッドセット挿入検出デバウンスのプログラマビリティ
0d = デバウンス時間 = 16ms
1d = デバウンス時間 = 32ms
2d = デバウンス時間 = 64ms
3d = デバウンス時間 = 128ms
4d = デバウンス時間 = 256ms
5d = デバウンス時間 = 512ms
6d = 予約済み
7d = デバウンスなし
2JACK_DET_DEB_REMOVALR/W0bヘッドセットの取り外し検出デバウンス プログラマビリティ
0d = 5 つの検出のデバウンス
1d = 3 つの検出のデバウンス
1-0JACK_DET_DEB_HOK_PRESS[1：0]R/W00bフック プレス デバウンス設定
0d = デバウンスなし
1d = デバウンスなし
2d = デバウンス 2 つの検出のデバウンス
3d = 3 つの検出のデバウンス

7.1.2.11 JACK_DET_CFG3 レジスタ (アドレス = 0x1C) [リセット = 0x00]

JACK_DET_CFG3 を表 7-105 に示します。

概略表に戻ります。

このレジスタは、ジャック検出構成レジスタ 3 です。

表 7-105 JACK_DET_CFG3 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6JACK_TYPE_FLAG[1:0]R00bヘッドセット ジャック タイプ フラグ
0d = ジャックが挿入されていない
1d = マイクなしでジャックが挿入されている
2d = 予約済み
3D を使用せずに、マイクにジャックが挿入されます
5-4HEADSET_TYPE_DET[1:0]R00bヘッドセット タイプ
0d = ヘッドセットが挿入されていない
1d = モノ HS でジャックが挿入されている（右）
2d =モノ HS でジャックが挿入されている（左）
3d = ステレオ HS でジャックが挿入されている
3-0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.12 LPAD_CFG1 レジスタ (アドレス = 0x1E) [リセット = 0x20]

LPAD_CFG1 を表 7-106 に示します。

概略表に戻ります。

このレジスタは、音声アクティビティ検出または超音波アクティビティ検出設定レジスタ 1 です。

表 7-106 LPAD_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6LPAD_MODE[1:0]R/W00b自動 ADC のパワーアップ/パワーダウン構成の選択。
0D = ユーザーが開始する ADC パワーアップと ADC パワーダウン
1d = VAD / AD 割り込みに基づくADC パワーアップおよび ADC パワーダウン
2d = VAD/AD 割り込みに基づくADC パワーアップしたが、ユーザーは ADC パワーダウンを開始
3d = 予約済み
5-4LPAD_CH_SEL[1:0]R/W10bVAD チャネル選択。
0d =チャネル 1 は VAD/ADアクティビティ用に監視されます
1d = チャネル 2 は VAD/AD アクティビティ用に監視されます
2d = チャネル 3 は VAD/ADアクティビティ用に監視されます
3d =チャネル 4 は VAD/AD アクティビティ用に監視されます
3LPAD_DOUT_INT_CFGR/W0bDOUT 割り込み構成。
0D = 割り込み機能で DOUT ピンをイネーブルにしない
1d = チャネル データが記録されていないときに DOUT ピンをイネーブルにして割り込み出力をサポート
2予約済みR0b予約済みビット。リセット値を書き込むのみ
1LPAD_PD_DET_ENR/W0bVAD/UAD アクティビティ中の ASI 出力データをイネーブルにします。
0D = ADC 記録中 VAD/AD 処理が有効ではない
1d = ADC の記録中 VAD/AD 処理が有効であり、VAD 割り込みは設定されたとおりに生成されます
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.13 LPSG_CFG1 レジスタ (アドレス = 0x1F) [リセット = 0x80]

LPSG_CFG1 を表 7-107 に示します。

概略表に戻ります。

このレジスタは、超音波信号生成用の構成レジスタ 1 です。

表 7-107 LPSG_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6LPSG_CH_SEL[1：0]R/W10bLPSG チャネル選択.- UAG
0d = UAG アクティビティをチャネル 1 で生成
1d = UAG アクティビティをチャネル 2 で生成
2d = UAG アクティビティをチャネル 3 で生成
3d = UAG アクティビティをチャネル 4 で生成
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4-0予約済みR0b予約済みビット。リセット値のみを書き込み

7.1.2.14 LPAD_LPSG_CFG1 レジスタ (アドレス = 0x20) [リセット = 0x00]

LPAD_LPSG_CFG1 を表 7-108 に示します。

概略表に戻ります。

このレジスタは、VAD/UAD/UAG の構成レジスタ 1 です。

表 7-108 LPAD_LPSG_CFG1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-6LPAD_LPSG_CLK_CFG[1:0]R/W00bVAD/UAD/UAG のクロック選択
0d = 内部発振器クロックを使用した VAD/UAD/UAG 処理
1d = BCLK 入力の外部クロックを使用した VAD/UAD/UAG 処理
2d = CCLK 入力の外部クロックを使用した VAD/UAD/UAG 処理
3d = ページ 0 の CNT_CFG、CLK_SRC、CLKGEN_CFG レジスタに基づくカスタム クロック構成
5-4LPAD_LPSG_EXT_CLK_CFG[1:0]R/W00bVAD/UAD/UAG 用の外部クロックを使用したクロック設定
0d = 外部クロックは 24.576MHz
1d = 外部クロックは 6.144 MHz (サポートされていません)
2d = 外部クロックは 12.288 MHz
3d = 外部クロックは 18.432MHz
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2LPAD_PH1_ENR/W0bジャック検出コンパレータを使用して LPAD 位相 1 検出を有効にします。
0D = LPAD 位相 1 を無効化
1d = LPAD 位相 1 を有効化
1-0予約済みR0b予約済みビット。リセット値のみを書き込み

7.1.2.15 LIMITER_CFG レジスタ (アドレス = 0x23) [リセット = 0x00]

LIMITER_CFG を 表 7-109 に示します。

概略表に戻ります。

このレジスタはリミッタの構成レジスタ 2 です。

表 7-109 LIMITER_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-6LIMITER_INP_SEL[1:0]R/W00bリミッタ入力の選択構成
0d = 最大（dacin_ch0、dacin_ch1）
1d = dacin_ch1
2D = dacin_ch0
3D = 平均（dacin_ch0、dacin_ch1）
5-4LIMITER_OUT_SEL[1:0]R/W00bリミッタ出力選択構成
0d = 両方に適用
1d = dacin_ch1
2d = dacin_ch0
3d = 適用なし
3-0予約済みR0b予約済みビット。リセット値のみを書き込み

7.1.2.16 AGC_DRC_CFG レジスタ (アドレス = 0x24) [リセット = 0x00]

AGC_DRC_CFG を 表 7-110 に示します。

概略表に戻ります。

このレジスタは AGC および DRC の構成レジスタ 2 です。

表 7-110 AGC_DRC_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7AGC_CH1_ENR/W0bAGC チャネル 1 イネーブル構成
0d = ディスエーブル
1d = イネーブル
6AGC_CH2_ENR/W0bAGC チャネル 2 イネーブル構成
0d = ディスエーブル
1d = イネーブル
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3DRC_CH1_ENR/W0bDRC チャネル 1 イネーブル構成
0d = ディスエーブル
1d = イネーブル
2DRC_CH2_ENR/W0bDRC チャネル 2 イネーブル構成
0d = ディスエーブル
1d = イネーブル
1DRC_CH3_ENR/W0bDRC チャネル 3 イネーブル構成
0d = ディスエーブル
1d = イネーブル
0DRC_CH4_ENR/W0bDRC チャネル 4 イネーブル構成
0d = ディスエーブル
1d = イネーブル

7.1.2.17 PLIM_CFG0 レジスタ (アドレス = 0x2B) [リセット = 0x00]

PLIM_CFG0 を表 7-111 に示します。

概略表に戻ります。

このレジスタは PLIM の構成レジスタ 0 です。

表 7-111 PLIM_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7EN_PLIMR/W0bPLIM のイネーブル
0d = 無効化
1d = 有効化
6-4PLIM_ATTN_VAL[2:0]R/W000bPLIM 減衰係数
0d = 0dB
1d = –6dB
2d = –12dB
3d = –18dB
4d = –24dB
5d = –30dB
6d = –36dB
7d = –42dB
3PLIM_BY_SAR_GPAR/W0bPLIM 減衰値のソース
0d = GPIO と reg_plimi_attn_val に基づく制限減衰
1d = GPA アナログ電圧に基づく制限減衰。LUT は、SAR ADC データを減衰係数にマッピングします
2PLIM_RECOVERYR/W0bPLIM 減衰の回復
0d = Plimit func が回復しません。Plimit 関数は同じ減衰レベルにとどまるか、必要に応じてより多くの減衰を適用できます
1d = Plimit 関数は、「gpio_val=0」または「sar_adc_gpa」データがバッテリ電圧の回復を示唆している場合、減衰を回復 (低減) します。その後、適用されている減衰を低減できます
1-0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.18 MIXER_CFG0 レジスタ (アドレス = 0x2C) [リセット = 0x00]

MIXER_CFG0 を表 7-112 に示します。

概略表に戻ります。

このレジスタはミキサ構成レジスタ 0 です。

表 7-112 MIXER_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7EN_DAC_ASI_MIXERR/W0bDAC ASI ミキサを有効化
0b = 無効
1b = 有効
6EN_SIDE_CHAIN_MIXERR/W0bサイドチェーン ミキサを有効化
0b = 無効
1b = 有効
5EN_ADC_CHANNEL_MIXERをR/W0bADC チャネル ミキサを有効化
0b = 無効
1b = 有効
4EN_LOOPBACK_MIXERR/W0bループバック ミキサを有効化
0b = 無効
1b = 有効
3-0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.19 MISC_CFG0 レジスタ (アドレス = 0x2D) [リセット = 0x00]

MISC_CFG0 を表 7-113 に示します。

概略表に戻ります。

このレジスタは、その他の構成レジスタ 0 です。

表 7-113 MISC_CFG0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7EN_DISTORTIONR/W0b歪みリミッタのイネーブル構成
0b = 歪みリミッタが無効
1b = 歪みリミッタが有効
6EN_BOPR/W0bBOP イネーブル構成
0b = BOP を無効化
1b = BOP を有効化
5EN_THERMAL_FOLDBACKR/W0bサーマル フォールドバック イネーブル設定
0b = サーマル フォールドバックが無効
1b = サーマル フォールドバックが有効
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3DAC_SIGNAL_GENERATOR_1_ENABLER/W0bDAC 信号ジェネレータ 1 イネーブル構成
0b = 信号ジェネレータを無効化
1b = 信号ジェネレータを有効化
2DAC_SIGNAL_GENERATOR_2_ENABLER/W0bDAC 信号ジェネレータ 2 イネーブル構成
0b = 信号ジェネレータを無効化
1b = 信号ジェネレータを有効化
1DSP_VBAT_AVDD_SELR/W0bDSP リミッタ、BOP、DRC のための SAR データ ソース選択
0b = DSP への SAR VBAT データ
1b = DSP への SAR AVDD データ
0BRWNOUT_ENR/W0bブラウンアウト イネーブル構成
0b = ブラウンアウトを無効化
1b = ブラウンアウトを有効化

7.1.2.20 BRWNOUT レジスタ (アドレス = 0x2E) [リセット = 0xBF]

BRWNOUT を 表 7-114 に示します。

概略表に戻ります。

このレジスタはブラウンアウト構成レジスタです。

表 7-114 BRWNOUT レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0BRWNOUT_THRS[7:0]R/W10111111bブラウンアウト シャットダウンのスレッショルド
デフォルト = 7.8V (約 2.7V、P1_R45_D1 -> DSP_VBAT_AVDD_SEL=1 の場合)
Nd = ((0.9´(N*16)/4095)-0´211764)x17) (V) (((0.9´(N*16)/4095)-0´225)x6 (V)、P1_R45_D1 -> DSP_VBAT_AVDD_SEL=1 の場合)

7.1.2.21 INT_MASK0 レジスタ (アドレス = 0x2F) [リセット = 0xFF]

INT_MASK0 を表 7-115 に示します。

概略表に戻ります。

このレジスタは、割り込みマスク レジスタ 0 です。

表 7-115 INT_MASK0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7INT_MASK0R/W1bクロック エラー割り込みマスク。
0b = マスクしない
1b = マスクする
6INT_MASK0R/W1bPLL ロック割り込みマスク。
0b = マスクしない
1b = マスクする
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2予約済みR0b予約済みビット。リセット値を書き込むのみ
1予約済みR0b予約済みビット。リセット値を書き込むのみ
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.22 INT_MASK4 レジスタ (アドレス = 0x32) [リセット = 0x00]

INT_MASK4 を表 7-116 に示します。

概略表に戻ります。

このレジスタは、割り込みマスク レジスタ 4 です。

表 7-116 INT_MASK4 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済みビット。リセット値を書き込むのみ
6予約済みR0b予約済みビット。リセット値を書き込むのみ
5INT_MASK4R/W0bOUT 短絡障害割り込みマスク。
0b = マスクしない
1b = マスクする
4INT_MASK4R/W0bDRVR 仮想グランド障害割り込みマスク。
0b = マスクしない
1b = マスクする
3INT_MASK4R/W0bヘッドセット挿入検出割り込みマスク。
0b = マスクしない
1b = マスクする
2INT_MASK4R/W0bヘッドセットが検出割り込みマスクを削除します。
0b = マスクしない
1b = マスクする
1INT_MASK4R/W0bヘッドセット検出フック（ボタン）割り込みマスク。
0b = マスクしない
1b = マスクする
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.23 INT_MASK5 レジスタ (アドレス = 0x33) [リセット = 0x30]

INT_MASK5 を表 7-117 に示します。

概略表に戻ります。

このレジスタは、割り込みマスク レジスタ 5 です。

表 7-117 INT_MASK5 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7INT_MASK5R/W0bGPA アップ スレッショルド フォルト マスク。
0b = マスクしない
1b = マスクする
6INT_MASK5R/W0bGPA の下限スレッショルド フォルト マスク。
0b = マスクしない
1b = マスクする
5INT_MASK5R/W1bVAD パワーアップ検出割り込みマスク。
0b = マスクしない
1b = マスクする
4INT_MASK5R/W1bVAD パワーダウン検出割り込みマスク。
0b = マスクしない
1b = マスクする
3INT_MASK5R/W0bMicbias 短絡故障マスク。
0b = マスクしない
1b = マスクする
2INT_MASK5R/W0bMicbias High 電流故障マスク。
0b = マスクしない
1b = マスクする
1INT_MASK5R/W0bMicbias Low 電流故障マスク。
0b = マスクしない
1b = マスクする
0INT_MASK5R/W0bMicbias 過電圧故障マスク。
0b = マスクしない
1b = マスクする

7.1.2.24 INT_LTCH0 レジスタ (アドレス = 0x34) [リセット = 0x00]

INT_LTCH0 を表 7-118 に示します。

概略表に戻ります。

このレジスタはラッチされた割り込み読み戻しレジスタ 0 です。

表 7-118 INT_LTCH0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7INT_LTCH0R0bクロック エラー要因の割り込み（セルフ クリア ビット）。
0b = 割り込みなし
1b = 割り込みあり
6INT_LTCH0R0bPLL ロックによる割り込み（セルフ クリア ビット）
0b = 割り込みなし
1b = 割り込みあり
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2予約済みR0b予約済みビット。リセット値を書き込むのみ
1予約済みR0b予約済みビット。リセット値を書き込むのみ
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.25 OUT_CH1_LTCH レジスタ (アドレス = 0x38) [リセット = 0x00]

OUT_CH1_LTCH を表 7-119 に示します。

概略表に戻ります。

このレジスタは、チャネル 1 出力 DC フォルト診断用のラッチ ステータス レジスタです。

表 7-119 OUT_CH1_LTCH レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7OUT_CH1_LTCHR0bOUT1P 短絡フォルト（セルフ クリアビット）。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
6OUT_CH1_LTCHR0bOUT1M 短絡フォルト（セルフ クリアビット）。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
5OUT_CH1_LTCHR0bチャネル 1 DRVRP 仮想グランド フォルト（セルフ クリア ビット）。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
4OUT_CH1_LTCHR0bチャネル 1 DRVRM 仮想グランド フォルト（セルフ クリア ビット）。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
3MASK_ADC_CH1_OVRLD_FLAGR/W0bADC CH1 OVRLD フォルト マスク。
0b = マスクしない
1b = マスクする
2MASK_ADC_CH2_OVRLD_FLAGR/W0bADC CH2 OVRLD フォルト マスク。
0b = マスクしない
1b = マスクする
1-0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.26 OUT_CH2_LTCH レジスタ (アドレス = 0x39) [リセット = 0x00]

OUT_CH2_LTCH を表 7-120 に示します。

概略表に戻ります。

このレジスタは、チャネル 2 出力 DC フォルト診断用のラッチ ステータス レジスタです。

表 7-120 OUT_CH2_LTCH レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7OUT_CH2_LTCHR0bOUT2P 短絡フォルト（セルフ クリアビット）。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
6OUT_CH2_LTCHR0bOUT2M 短絡フォルト（セルフ クリアビット）。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
5OUT_CH2_LTCHR0bチャネル 2 DRVRP 仮想グランド フォルト（セルフ クリア ビット）。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
4OUT_CH2_LTCHR0bチャネル 2 DRVRM 仮想グランド フォルト（セルフ クリア ビット）。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
3-2予約済みR0b予約済みビット。リセット値を書き込むのみ
1MASK_AREG_SC_FLAGR/W0bAREG SC フォルト マスク。
0b = マスクしない
1b = マスクする
0AREG_SC_FLAG_LTCHR0bAREG SC フォルト（セルフ クリア ビット）。
0b = AREG 短絡フォルトなし
1b = AREG 短絡フォルトあり

7.1.2.27 INT_LTCH1 レジスタ (アドレス = 0x3A) [リセット = 0x00]

INT_LTCH1 を表 7-121 に示します。

概略表に戻ります。

これは、ラッチ割り込み読み戻し用のレジスタ 1 です。

表 7-121 INT_LTCH1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済みビット。リセット値を書き込むのみ
6予約済みR0b予約済みビット。リセット値を書き込むのみ
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3INT_LTCH1R0bヘッドセット挿入検出による割り込み（セルフ クリア ビット）。
0b = 割り込みなし
1b = 割り込みあり
2INT_LTCH1R0bヘッドセット削除検出による割り込み（セルフ クリア ビット）。
0b = 割り込みなし
1b = 割り込みあり
1INT_LTCH1R0bヘッドセット フック（ボタン）による割り込み（セルフ クリア ビット）。
0b = 割り込みなし
1b = 割り込みあり
0INT_LTCH1R0bMIPS 超負荷による割り込み (セルフ クリア ビット)
0b = 割り込みなし
1b = 割り込みあり

7.1.2.28 INT_LTCH2 レジスタ (アドレス = 0x3B) [リセット = 0x00]

INT_LTCH2 を表 7-122 に示します。

概略表に戻ります。

これは、ラッチ割り込み読み戻し用のレジスタ 2 です。

表 7-122 INT_LTCH2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7INT_LTCH2R0bGPA アップ スレッショルド フォルト要因の割り込み（セルフ クリア ビット）。
0b = 割り込みなし
1b = 割り込みあり
6INT_LTCH2R0bGPA LOW スレッショルド フォルトによる割り込み（セルフ クリア ビット）
0b = 割り込みなし
1b = 割り込み
5INT_LTCH2R0bVAD 電源オン検出要因の割り込み（セルフ クリア ビット）。
0b = 割り込みなし
1b = 割り込みあり
4INT_LTCH2R0bVAD パワーダウン検出要因の割り込み（セルフ クリア ビット）。
0b = 割り込みなし
1b = 割り込みあり
3INT_LTCH2R0bMicbias 短絡状態による割り込み (セルフ クリア ビット)。)
0b = 割り込みなし
1b = 割り込み
2INT_LTCH2R0bMicbias High 電流故障による割り込み (セルフ クリア ビット)。
0b = 割り込みなし
1b = 割り込みあり
1INT_LTCH2R0bMicbias Low 電流故障による割り込み (セルフ クリア ビット)
0b = 割り込みなし
1b = 割り込み
0INT_LTCH2R0bMicbias 過電圧故障による割り込み (セルフ クリア ビット)。
0b = 割り込みなし
1b = 割り込みあり

7.1.2.29 INT_LIVE0 レジスタ (アドレス = 0x3C) [リセット = 0x00]

INT_LIVE0 を表 7-123 に示します。

概略表に戻ります。

これは、ライブ割り込み読み戻しのレジスタ 0 です。

表 7-123 INT_LIVE0 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7INT_LIVE0R0bクロック エラー要因の割り込み
0b = 割り込みなし
1b = 割り込みあり
6INT_LIVE0R0bPLL のミュートによる割り込み
0b = 割り込みなし
1b = 割り込みあり
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2予約済みR0b予約済みビット。リセット値を書き込むのみ
1予約済みR0b予約済みビット。リセット値を書き込むのみ
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.30 CHx_LIVE レジスタ (アドレス = 0x3D) [リセット = 0x00]

CHx_LIVE を表 7-124 に示します。

概略表に戻ります。

このレジスタはチャネル レベル診断ライブ ステータス レジスタです。

表 7-124 CHx_LIVE レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済みビット。リセット値を書き込むのみ
6予約済みR0b予約済みビット。リセット値を書き込むのみ
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2予約済みR0b予約済みビット。リセット値を書き込むのみ
1予約済みR0b予約済みビット。リセット値を書き込むのみ
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.31 OUT_CH1_LIVE レジスタ (アドレス = 0x40) [リセット = 0x00]

OUT_CH1_LIVE を表 7-125 に示します。

概略表に戻ります。

このレジスタは、チャネル 1 出力 DC フォルト診断のライブ ステータス レジスタです。

表 7-125 OUT_CH1_LIVE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7OUT_CH1_LIVER0bOUT1P の短絡フォルト。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
6OUT_CH1_LIVER0bOUT1M の短絡フォルト。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
5OUT_CH1_LIVER0bチャネル 1 DRVRP バーチャル グランド フォルト。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
4OUT_CH1_LIVER0bチャネル 1 DRVRM バーチャル グランド フォルト。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
3-0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.32 OUT_CH2_LIVE レジスタ (アドレス = 0x41) [リセット = 0x00]

OUT_CH2_LIVE を表 7-126 に示します。

概略表に戻ります。

このレジスタは、チャネル 2 出力 DC フォルト診断のライブ ステータス レジスタです。

表 7-126 OUT_CH2_LIVE レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7OUT_CH2_LIVER0bOUT2P の短絡フォルト。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
6OUT_CH2_LIVER0bOUT2M の短絡フォルト。
0b = 短絡フォルトなし
1b = 短絡フォルトあり
5OUT_CH2_LIVER0bチャネル 2 DRVRP バーチャル グランド フォルト。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
4OUT_CH2_LIVER0bチャネル 2 DRVRM バーチャル グランド フォルト。
0b = 仮想グランド フォルトなし
1b = 仮想グランド フォルトあり
3-1予約済みR0b予約済みビット。リセット値を書き込むのみ
0AREG_SC_FLAG_LIVER0bAREG SC フォルト。
0b = AREG 短絡フォルトなし
1b = AREG 短絡フォルトあり

7.1.2.33 INT_LIVE1 レジスタ (アドレス = 0x42) [リセット = 0x00]

INT_LIVE1 を表 7-127 に示します。

概略表に戻ります。

これは、ライブ割り込み読み戻しのレジスタ 1 です。

表 7-127 INT_LIVE1 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7予約済みR0b予約済みビット。リセット値を書き込むのみ
6予約済みR0b予約済みビット。リセット値を書き込むのみ
5予約済みR0b予約済みビット。リセット値を書き込むのみ
4予約済みR0b予約済みビット。リセット値を書き込むのみ
3INT_LIVE1R0bヘッドセット挿入検出による割り込み。
0b = 割り込みなし
1b = 割り込みあり
2INT_LIVE1R0bヘッドセットの取り外し検出による割り込み。
0b = 割り込みなし
1b = 割り込みあり
1INT_LIVE1R0bヘッドセット フック (ボタン) による割り込み。
0b = 割り込みなし
1b = 割り込みあり
0INT_LIVE1R0bMIPS の過負荷による割り込み
0b = 割り込みなし
1b = 割り込みあり

7.1.2.34 INT_LIVE2 レジスタ (アドレス = 0x43) [リセット = 0x00]

INT_LIVE2 を表 7-128 に示します。

概略表に戻ります。

これは、ライブ割り込み読み戻しのレジスタ 2 です。

表 7-128 INT_LIVE2 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7INT_LIVE2R0bGPA アップ スレッショルド障害による割り込み。
0b = 割り込みなし
1b = 割り込みあり
6INT_LIVE2R0bGPA low スレッショルド故障による割り込み
0b = 割り込みなし
1b = 割り込みあり
5INT_LIVE2R0bVAD のパワーアップ検出による割り込み。
0b = 割り込みなし
1b = 割り込みあり
4INT_LIVE2R0bVAD のパワーダウン検出による割り込み。
0b = 割り込みなし
1b = 割り込みあり
3INT_LIVE2R0bMicbias 短絡状態による割り込み
0b = 割り込みなし
1b = 割り込み
2INT_LIVE2R0bMicbias High 電流故障による割り込み。
0b = 割り込みなし
1b = 割り込みあり
1INT_LIVE2R0bMicbias Low 電流故障による割り込み
0b = 割り込みなし
1b = 割り込み
0INT_LIVE2R0bMicbias 過電圧故障による割り込み。
0b = 割り込みなし
1b = 割り込みあり

7.1.2.35 DIAG_CFG6 レジスタ (アドレス = 0x4C) [リセット = 0xA2]

DIAG_CFG6 を表 7-129 に示します。

概略表に戻ります。

これは、入力診断構成レジスタ 6 です。

表 7-129 DIAG_CFG6 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0MBIAS_HIGH_CURR_THRS[7:0]R/W10100010bMicbias High 電流故障診断のスレッショルド
デフォルト = ～ 18mA
Nd = ((0.9´(N*16)/4095)-0´2)x48.46154 (mA)

7.1.2.36 DIAG_CFG7 レジスタ (アドレス = 0x4D) [リセット = 0x48]

DIAG_CFG7 を表 7-130 に示します。

概略表に戻ります。

これは、入力診断構成レジスタ 7 です。

表 7-130 DIAG_CFG7 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0MBIAS_LOW_CURR_THRS[7:0]R/W01001000bMicbias Low 電流故障診断のスレッショルド
デフォルト = ～ 2.6mA
Nd = ((0.9´(N*16)/4095)-0´2)x48.46154 (mA)

7.1.2.37 DIAG_CFG8 レジスタ (アドレス = 0x4E) [リセット = 0xBA]

DIAG_CFG8 を表 7-131 に示します。

概略表に戻ります。

これは、入力診断構成レジスタ 8 です。

表 7-131 DIAG_CFG8 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0GPA_UP_THRS_FLT_THRES[7:0]R/W10111010b汎用アナログ上限スレッショルド
デフォルト = 約 2.6V
nd = ((0.9´(N*16)/4095)–0´225)x6 (V)

7.1.2.38 DIAG_CFG9 レジスタ (アドレス = 0x4F) [リセット = 0x4B]

DIAG_CFG9 を表 7-132 に示します。

概略表に戻ります。

これは、入力診断構成レジスタ 9 です。

表 7-132 DIAG_CFG9 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-0GPA_LOW_THRS_FLT_THRES[7:0]R/W01001011b汎用アナログ下限スレッショルド
デフォルト = 約 0.2V
nd = ((0.9´(N*16)/4095)-0´225)x6 (V)

7.1.2.39 DIAG_CFG10 レジスタ (アドレス = 0x50) [リセット = 0x88]

DIAG_CFG10 を表 7-133 に示します。

概略表に戻ります。

これは、入力診断構成レジスタ 10 です。

表 7-133 DIAG_CFG10 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7PD_MBIAS_SHRT_CKT_FLTR/W1b短絡故障時の Micbias バイアスのパワーオフ構成
0b = 故障発生時に変化なし
1b = 故障発生時に Micbias は無効化
6PD_MBIAS_HIGH_CURR_FLTR/W0bHigh 電流故障時の Micbias バイアスのパワーオフ構成
0b = 故障発生時に変化なし
1b = 故障発生時に Micbias は無効化
5PD_MBIAS_LOW_CURR_FLTR/W0bLow 電流故障時の Micbias バイアスのパワーオフ構成
0b = 故障発生時に変化なし
1b = 故障発生時に Micbias は無効化
4PD_MBIAS_OV_FLTR/W0bHigh 電圧故障時の Micbias バイアスのパワーオフ構成
0b = 故障発生時に変化なし
1b = 故障発生時に Micbias は無効化
3PD_MBIAS_OT_FLTR/W1b過熱故障時の Micbias バイアスのパワーオフ構成
0b = 故障発生時に変化なし
1b = 故障発生時に Micbias は無効化
2MAN_RCV_PD_FLT_CHKR/W0b手動復帰 (セルフ クリア ビット)
0b = 影響なし
1b = 故障ステータスを再確認し、チャネルに故障がない場合はチャネルの電源を再投入
1MBIAS_FLT_AUTO_REC_ENR/W0b故障時の Micbias PD 自動復帰有効化
0d = Micbias 故障からの自動復帰を無効化
1d =自動復帰有効化
0MICBIAS_SHRT_CKT_DET_DISR/W0bMicbias 短絡検出構成
0b = 有効
1b = 無効

7.1.2.40 DIAG_CFG11 レジスタ (アドレス = 0x51) [リセット = 0x40]

DIAG_CFG11 を表 7-134 に示します。

概略表に戻ります。

これは、入力診断構成レジスタ 11 です。

表 7-134 DIAG_CFG11 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5SAFEBAND_MBIAS_OV_FLT[2:0]R/W010bMicbias 過電圧故障の下限の安全帯域構成
0 = 安全帯域なし
1 = 30mV 安全帯域 (9b lvl で 1LSb)
2 = 60mV 安全帯域 (9b lvl で 2Lsb)
3-7 = N * 30mV
4-0予約済みR0b予約済みビット。リセット値のみを書き込み

7.1.2.41 DIAG_CFG12 レジスタ (アドレス = 0x52) [リセット = 0x44]

DIAG_CFG12 を表 7-135 に示します。

概略表に戻ります。

これは、入力診断構成レジスタ 12 です。

表 7-135 DIAG_CFG12 レジスタのフィールドの説明
ビットフィールドタイプリセット説明
7-5SAFEBAND_INx_MBIAS_FLT[2:0]R/W010bMicbias 過電圧故障の上限の安全帯域構成
0 = 安全帯域なし
1 = 30mV 安全帯域 (9b lvl で 1LSb)
2 = 60mV 安全帯域 (9b lvl で 2Lsb)
3-7 = N * 30mV
4-2SAFEBAND_INx_OV_FLT[2:0]R/W001bINx 過電圧故障の安全帯域構成
0 = 安全帯域なし
1 = 30mV 安全帯域 (9b lvl で 2Lsb)
2-7 = N*30mV
1-0予約済みR0b予約済みビット。リセット値のみを書き込み

7.1.2.42 DIAGDATA_CFG レジスタ (アドレス = 0x55) [リセット = 0x00]

DIAGDATA_CFG を 表 7-136 に示します。

概略表に戻ります。

このレジスタは、入力診断データ構成レジスタです。

表 7-136 DIAGDATA_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-4予約済みR0b予約済みビット。リセット値のみを書き込み
3予約済みR0b予約済みビット。リセット値を書き込むのみ
2予約済みR0b予約済みビット。リセット値を書き込むのみ
1予約済みR0b予約済みビット。リセット値を書き込むのみ
0予約済みR0b予約済みビット。リセット値を書き込むのみ

7.1.2.43 DIAG_MON_MSB_TEMP レジスタ (アドレス = 0x6A) [リセット = 0x00]

DIAG_MON_MSB_TEMP を 表 7-137 に示します。

概略表に戻ります。

このレジスタは診断 SAR 温度モニタ データの MSB バイト レジスタです。

表 7-137 DIAG_MON_MSB_TEMP レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0DIAG_MON_MSB_TEMP[7:0]R00000000b診断 SAR モニタ データ MSB バイト

7.1.2.44 DIAG_MON_LSB_TEMP レジスタ (アドレス = 0x6B) [リセット = 0x0A]

DIAG_MON_LSB_TEMP を 表 7-138 に示します。

概略表に戻ります。

このレジスタは診断用 SAR 温度監視データの LSB ニブル レジスタです。

表 7-138 DIAG_MON_LSB_TEMP レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-4DIAG_MON_LSB_TEMP[3:0]R0000b診断用 SAR モニタ データ LSB ニブル
3-0Channel[3:0]R1010bチャネル ID

7.1.2.45 DIAG_MON_MSB_MBIAS レジスタ (アドレス = 0x6C) [リセット = 0x00]

DIAG_MON_MSB_MBIAS を表 7-139に示します。

概略表に戻ります。

このレジスタは診断 SAR MICBIAS LOAD 電流モニタ データ MSB バイト レジスタです。

表 7-139 DIAG_MON_MSB_MBIAS_LOAD レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0DIAG_MON_MSB_MBIAS_LOAD[7:0]R00000000b診断 SAR モニタ データ MSB バイト

7.1.2.46 DIAG_MON_LSB_MBIAS_LOAD レジスタ (アドレス = 0x6D) [リセット = 0x0B]

DIAG_MON_LSB_MBIAS_LOAD を表 7-140に示します。

概略表に戻ります。

このレジスタは診断用 SAR LOAD モニタ データの LSB ニブル レジスタです。

表 7-140 DIAG_MON_LSB_MBIAS_LOAD レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-4DIAG_MON_LSB_MBIAS_LOAD[3:0]R0000b診断用 SAR モニタ データ LSB ニブル
3-0Channel[3:0]R1011bチャネル ID

7.1.2.47 DIAG_MON_MSB_AVDD レジスタ (アドレス = 0x6E) [リセット = 0x00]

DIAG_MON_MSB_AVDD を 表 7-141 に示します。

概略表に戻ります。

このレジスタは診断用 SAR AVDD モニタ データの MSB バイト レジスタです。

表 7-141 DIAG_MON_MSB_AVDD レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0DIAG_MON_MSB_AVDD[7:0]R00000000b診断 SAR モニタ データ MSB バイト

7.1.2.48 DIAG_MON_LSB_AVDD レジスタ (アドレス = 0x6F) [リセット = 0x0C]

DIAG_MON_LSB_AVDD を 表 7-142 に示します。

概略表に戻ります。

このレジスタは、診断用 SAR AVDD モニタ データの LSB ニブル レジスタです

表 7-142 DIAG_MON_LSB_AVDD レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-4DIAG_MON_LSB_AVDD[3:0]R0000b診断用 SAR モニタ データ LSB ニブル
3-0Channel[3:0]R1100bチャネル ID

7.1.2.49 DIAG_MON_MSB_GPA レジスタ (アドレス = 0x70) [リセット = 0x00]

DIAG_MON_MSB_GPA を 表 7-143 に示します。

概略表に戻ります。

このレジスタは診断用 SAR GPA モニタ データの MSB バイト レジスタです。

表 7-143 DIAG_MON_MSB_GPA レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-0DIAG_MON_MSB_GPA[7:0]R00000000b診断 SAR モニタ データ MSB バイト

7.1.2.50 DIAG_MON_LSB_GPA レジスタ (アドレス = 0x71) [リセット = 0x0D]

DIAG_MON_LSB_GPA を 表 7-144 に示します。

概略表に戻ります。

このレジスタは診断用 SAR GPA モニタ データの LSB ニブル レジスタです。

表 7-144 DIAG_MON_LSB_GPA レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-4DIAG_MON_LSB_GPA[3:0]R0000b診断用 SAR モニタ データ LSB ニブル
3-0Channel[3:0]R1101bチャネル ID

7.1.2.51 MICBIAS_CFG レジスタ (アドレス = 0x73) [リセット = 0xA0]

MICBIAS_CFG を表 7-145 に示します。

概略表に戻ります。

このレジスタは Micbias 構成レジスタです。

表 7-145 MICBIAS_CFG レジスタ フィールドの説明
ビットフィールドタイプリセット説明
7-4MICBIAS_VAL[3:0]R/W1010bMicbias 値
0d = マイクロフォン バイアス出力は HVDD にバイパス
1d = マイクロフォン バイアスの設定は 3.0V
2d = マイクロフォン バイアスの設定は 3.5V
3d = マイクロフォン バイアスの設定は 4.0V
4d = マイクロフォン バイアスの設定は 4.5V
5d = マイクロフォン バイアスの設定は 5V
6d = マイクロフォン バイアスの設定は 5.5V
7d = マイクロフォン バイアスの設定は 6V
8d = マイクロフォン バイアスの設定は 6.5V
9d = マイクロフォン バイアスの設定は 7V
10d = マイクロフォン バイアスの設定は 7.5V
11d = マイクロフォン バイアスの設定は 8V
12d = マイクロフォン バイアスの設定は 8.5V
13d = マイクロフォン バイアスの設定は 9V
14d = マイクロフォン バイアスの設定は 9.5V
15d = マイクロフォン バイアスの設定は 10V
3-0予約済みR0b予約済みビット。リセット値を書き込むのみ