JAJSWJ5 データシート

JAJSWJ5 May 2025 LMK5C23208A

PRODUCTION DATA

8.2.2.3 APLL を DPLL とカスケード接続

図 8-6に、BAW APLL からカスケード接続された APLL1 および APLL2 を示します。VCBO は2457.6MHzの公称中心周波数付近に保持され、APLL1 および APLL2 がロックを獲得します。その後、BAW APLL は VCBO 周波数を外部 XO 入力にロックし、有効なリファレンス入力が検出されるまでフリーランモードで動作します。

カスケード接続された PLL はソース VCO から分周された周波数にロックされます有効な DPLL リファレンス入力が最小有効時間を超えて検出されると、DPLL はリファレンス入力に対するロックアクイジションを開始します。各 DPLL TDC は、選択したレファレンス入力クロックと各 VCO からの FB デバイダクロックの位相を比較し、位相誤差に対応するデジタル補正ワードを生成します。当初、DPLL TDC はフィルタリング補正ワードなしで位相誤差をキャンセルするだけです。次に、後続の補正ワードは DLF によってフィルタリングされ、DLF 出力は APLL N デバイダ SDM を制御して VCO 周波数をリファレンス入力にロックします。

VCBO を APLL1 または APLL2 へのカスケードソースとして使用すると、APLL に高周波、超低ジッタのリファレンスクロックが提供されます。この独自のカスケード機能により、XO/TCXO/OCXO の周波数が低い場合や位相ノイズ性能が悪い場合に、近接位相ノイズ性能が向上します。カスケード DPLL 動作では、DPLL3 がロックされた後に最高のジッタ性能と周波数安定性が達成されることに注意してください。

DPLL3 が他の DPLLx または APLLx にカスケードされている場合、DPLL3 ロックステータスは他の DPLLx ロックステータスに影響します。BAW APLL がフリーランモードまたはホールドオーバーモードの場合、カスケード接続された DPLLx がロック状態のままであっても、VCBO 周波数オフセット ppm 値によって APLLx 出力に同様の周波数オフセットが発生する可能性があります。この構成例では、BAW APLL と他の APLLx の両方のロック状態を監視することがベストプラクティスです。あるいは、起動時に、まず DPLL3 と BAW APLL がロックされていることを確認します。次に、他の APLLx イネーブル (APLLx_EN ビット = 0 → 1) を切り替えて VCOx をキャリブレーションし、最後に APLLx ロックステータスを再確認します。

上記の例では、BAW APLL はアップストリーム APLL であり、APLL1 と APLL2 はダウンストリーム APLL です。クロックシーケンスに関するシステム起動要件がある場合は、APLL1 または APLL2 をアップストリーム APLL として構成することもできます。

APLL をカスケード接続する場合、下流の APLL はパフォーマンス要件に応じて DPLL を使用したり、バイパスして DPLL の電源をオフにしたりできます。上記の APLL カスケードモードから他の DPLLx が無効になっている場合は、DPLL3 のみのカスケードモードを使用できます。この場合、VCO1 または VCO2 は、DPLL3 ロック取得およびロックモード中に VCBO ドメインを追跡できるため、ユーザーは APLL1 または APLL2 のクロックドメインを DPLL3 リファレンス入力に同期できます。

DPLL が無効になっている場合、ベストプラクティスは、固定の 40 ビット分母の代わりに 24 ビット分子とプログラム可能な 24 ビット分母を使用して、APLL リファレンスから出力までの周波数エラーを排除することです。

1 つの VCO 出力を同じ DPLL+APLL ペアの DPLL リファレンスと APLL リファレンスの両方にカスケード接続しないでください。

図 8-5 DPLL を有効にした APLL カスケード接続の例

図 8-6 DPLLを無効にしたAPLLカスケード接続の例