LMK5C23208A
JESD204B/C 対応、BAW VCO 搭載、2 個の DPLL、3 個の APLL、2 個の入力と 8 個の出力、ネットワーク シンクロナイザ
LMK5C23208A
- 超低ジッタ BAW VCO ベースの無線インフラとイーサネット クロック
- 491.52MHz での RMS ジッタ 40fs (標準値) / 57fs (最大値)
- 245.76MHz での RMS ジッタ 50fs (標準値) / 62fs (最大値)
-
3 つのアナログ位相ロック ループ (APLL) による 2 つの高性能デジタル位相ロック ループ (DPLL)
- 1mHz～4kHz にプログラム可能な DPLL ループ フィルタの帯域幅
- 1ppt 未満の DCO 周波数調整ステップ サイズ
- 2 差動またはシングルエンド DPLL 入力
- 入力周波数：1Hz (1PPS) ～ 800MHz
- デジタル ホールドオーバー および ヒットレス スイッ チング
- 8 プログラム可能な HSDS、AC-LVPECL、LVDS、HSCL 形式の差動出力
- 最大 12 つの合計周波数出力 (OUT0_P/N、OUT1 P/N、GPIO1、GPIO2 の 6 つの LVCMOS 周波数出力と、OUT3_P/N から OUT15_P/N までの 6 つの差動出力で構成した場合)
- プログラム可能なスイングおよび同相モードによる 1Hz (1PPS)～1250MHz の出力周波数
- PCIe Gen 1～6 準拠
- I2C または 3 線式 / 4 線式 SPI
LMK5C23208A は、無線通信およびインフラ アプリケーションの厳しい要件を満たすように設計された高性能ネットワーク シンクロナイザおよびジッタ クリーナです。
デバイスは、ヒットレス スイッチングとジッタ減衰を実現するために、プログラマブルなループ帯域幅 (LBW)、外部ループ フィルタキャパシタを特長とする 2 つの DPLL と 3 つのAPLLを内蔵しており、最大限の柔軟性と使いやすさを備えています。
APLL3は、TI 独自のバルク弾性波 (BAW) 技術を採用した超高性能PLLを特長としています。BAW APLLは、DPLLの基準入力周波数とジッタ特性に関係なく、RMSジッタ (20MHz)：40fs (標準値) / 60fs (最大値) の 491.52MHz 出力クロックを生成できます。APLL2 および APLL1 (従来の LC VOC)には、2 番目または 3 番目の周波数ドメイン、同期ドメインのオプションがあります。
リファレンス検証回路は、DPLL 基準入力を監視し、入力が検出または失われると、被っとレススイッチを自動的に実行します。ゼロ遅延モード (ZDM) により、入力と出力の位相関係を制御できます。
本デバイスは、I2C または SPI を介して完全にプログラム可能です。内蔵 EEPROM を使用して、システムの起動クロックをカスタマイズできます。また、このデバイスには出荷時デフォルトの ROM プロファイルもフォールバック オプションとして用意されています。
技術資料
| 上位の文書 | タイプ | タイトル | フォーマットオプション | 最新の英語版をダウンロード | 日付 | |
|---|---|---|---|---|---|---|
| * | データシート | LMK5C23208A 2-DPLL 3-APLL 2-IN 8-OUT ネットワーク シンクロナイザ、 向け BAW VCO 搭載、無線通信 データシート | PDF | HTML | 英語版 | PDF | HTML | 2025年 5月 20日 |
| アプリケーション・ノート | 差動信号およびシングル エンド信号の終端ガイドライン | PDF | HTML | 英語版 | PDF | HTML | 2025年 12月 19日 | |
| アプリケーション・ノート | PLL デバイスの発振器電源の考慮事項 | PDF | HTML | 英語版 | PDF | HTML | 2025年 11月 19日 | |
| ユーザー・ガイド | LMK5C23208A Programmer's Guide (Rev. A) | PDF | HTML | 2025年 11月 17日 |
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