JAJSWY3A July   2025  – June 2026 TPLD2001-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 電源電流特性
    7. 5.7 スイッチング特性
    8. 5.8 I2C バス タイミング要件
    9. 5.9 SPI のタイミング要件
  7. 6 代表的特性
  8. 7 パラメータ測定情報
  9. 8 詳細説明
    1. 8.1 概要
    2. 8.2 機能ブロック図
    3. 8.3 機能説明
      1. 8.3.1  I/O ピン
        1. 8.3.1.1 入力モード
        2. 8.3.1.2 出力モード
        3. 8.3.1.3 プルアップまたはプルダウン抵抗
      2. 8.3.2  接続マルチプレクサ
      3. 8.3.3  使用論理ブロック数を構成可能
        1. 8.3.3.1 2 ビット LUT または D フリップ フロップ / ラッチ マクロセル
          1. 8.3.3.1.1 2 ビット LUT
          2. 8.3.3.1.2 D フリップ フロップ / ラッチ
        2. 8.3.3.2 2 ビット LUT またはパターン ジェネレータ マクロセル
          1. 8.3.3.2.1 2 ビット LUT
          2. 8.3.3.2.2 パターン ジェネレータ
        3. 8.3.3.3 3 ビット LUT または D フリップ フロップ / ラッチ (リセット / セット付き) マクロセル
          1. 8.3.3.3.1 3 ビット LUT
          2. 8.3.3.3.2 D フリップ フロップ / ラッチ、リセット / セット付き
        4. 8.3.3.4 3 ビット LUT または D フリップ フロップ / ラッチまたはシフト レジスタ マクロセル
          1. 8.3.3.4.1 3 ビット LUT
          2. 8.3.3.4.2 D フリップ フロップ / ラッチ、リセット / セット付き
          3. 8.3.3.4.3 8 ビット シフト レジスタ
        5. 8.3.3.5 4 ビット LUT または D フリップ フロップ / ラッチ (リセット / セット付き) マクロセル
          1. 8.3.3.5.1 4 ビット LUT
          2. 8.3.3.5.2 D フリップ フロップ / ラッチ、リセット / セット付き
      4. 8.3.4  構成可能なロジックおよびタイミング ブロック
        1. 8.3.4.1 3 ビット LUT
        2. 8.3.4.2 D フリップ フロップ / ラッチ、リセット / セット付き
        3. 8.3.4.3 カウンタ / 遅延ジェネレータ (CNT/DLY)
          1. 8.3.4.3.1 遅延モード
          2. 8.3.4.3.2 カウンタ モードのリセット
          3. 8.3.4.3.3 ワンショット モード
          4. 8.3.4.3.4 周波数検出器モード
          5. 8.3.4.3.5 エッジ検出器モード
          6. 8.3.4.3.6 遅延エッジ検出モード
        4. 8.3.4.4 LUT/DFF + CNT モード
      5. 8.3.5  プログラム可能なグリッチ除去フィルタまたはエッジ検出器
      6. 8.3.6  グリッチ除去フィルタまたはエッジ検出器
      7. 8.3.7  ステート マシン (SM)
        1. 8.3.7.1 ステート マシン入力
        2. 8.3.7.2 ステート マシン出力
        3. 8.3.7.3 ステート マシンの構成
        4. 8.3.7.4 ステート マシンのタイミングに関する考慮事項
      8. 8.3.8  8 ビット カウンタ / 遅延ジェネレータ / 有限ステート マシン
      9. 8.3.9  PWM ジェネレータ
      10. 8.3.10 ウォッチドッグ タイマ
      11. 8.3.11 アナログ コンパレータ
        1. 8.3.11.1 ディスクリート アナログ コンパレータ (ACMP)
        2. 8.3.11.2 マルチチャネル アナログ コンパレータ (McACMP)
      12. 8.3.12 電圧リファレンス (VREF)
      13. 8.3.13 アナログ温度センサ (TS)
      14. 8.3.14 アナログ マルチプレクサ (AMUX)
      15. 8.3.15 発振器
        1. 8.3.15.1 2kHz 固定周波数発振回路
        2. 8.3.15.2 2MHz 固定周波数発振回路
        3. 8.3.15.3 25MHz 固定周波数発振回路
        4. 8.3.15.4 発振器の電力モード
      16. 8.3.16 シリアル通信
        1. 8.3.16.1 I2C モード
        2. 8.3.16.2 SPI モード
        3. 8.3.16.3 仮想 I/O
    4. 8.4 デバイスの機能モード
      1. 8.4.1 パワーオン リセット
      2. 8.4.2 電源制御モード
      3. 8.4.3 保護機能
        1. 8.4.3.1 デバイス読み取り/書き込みロック
        2. 8.4.3.2 OTP 巡回冗長検査 (CRC)
      4. 8.4.4 プログラミング
        1. 8.4.4.1 選択可能な I2C/SPI
        2. 8.4.4.2 構成メモリとワンタイム プログラマブル メモリのプログラミング
        3. 8.4.4.3 Intel HEX ファイル形式
  10. 9  TPLD2001-Q1 レジスタ
    1. 9.1 TPLD2001_User のレジスタ
    2. 9.2 TPLD2001_Cfg_0 のレジスタ
    3. 9.3 TPLD2001_Cfg_1 のレジスタ
  11. 10アプリケーションと実装
    1. 10.1 アプリケーション情報
    2. 10.2 代表的なアプリケーション
      1. 10.2.1 設計要件
        1. 10.2.1.1 電源に関する考慮事項
        2. 10.2.1.2 入力に関する考慮事項
        3. 10.2.1.3 出力に関する考慮事項
      2. 10.2.2 詳細な設計手順
      3. 10.2.3 アプリケーション曲線
    3. 10.3 電源に関する推奨事項
    4. 10.4 レイアウト
      1. 10.4.1 レイアウトのガイドライン
      2. 10.4.2 レイアウト例
  12. 11デバイスおよびドキュメントのサポート
    1. 11.1 ドキュメントの更新通知を受け取る方法
    2. 11.2 サポート・リソース
    3. 11.3 商標
    4. 11.4 静電気放電に関する注意事項
    5. 11.5 用語集
  13. 12改訂履歴
  14. 13メカニカル、パッケージ、および注文情報

8.3.6 グリッチ除去フィルタまたはエッジ検出器

TPLD2001-Q1 には、グリッチ除去フィルタまたはエッジ検出器として構成できる 1 つのマクロセルがあります。

TPLD2001-Q1 グリッチ除去フィルタまたはエッジ検出器のブロック図図 8-24 グリッチ除去フィルタまたはエッジ検出器のブロック図

グリッチ除去フィルタは、短いローパス フィルタとして動作し、フィルタ出力は非反転または反転に設定できます。

このマクロセルは、エッジ検出器として、立ち上がりエッジ、立ち下がりエッジ、両方のエッジでトリガされる短いパルスを出力するように構成できます。または、フィルタとして動作して両方のエッジを遅延させることもできます。エッジ検出器の出力は、非反転または反転に設定できます。