JAJSX01B July   2025  – October 2025 F28E120SB , F28E120SC

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
    1. 3.1 機能ブロック図
  5. 4 デバイスの比較
    1. 4.1 関連製品
  6. 5 ピン構成および機能
    1. 5.1 ピン配置図
    2. 5.2 ピン属性
    3. 5.3 信号の説明
      1. 5.3.1 アナログ信号
      2. 5.3.2 デジタル信号
      3. 5.3.3 電源およびグランド
      4. 5.3.4 テスト、JTAG、リセット
    4. 5.4 ピン多重化
      1. 5.4.1 GPIO 多重化ピン
      2. 5.4.2 ADC ピンのデジタル入力 (AIO)
      3. 5.4.3 ADC ピン上のデジタル入出力 (AGPIO)
      4. 5.4.4 GPIO 入力クロスバー
      5. 5.4.5 GPIO 出力 X-BAR および PWM X-BAR
      6. 5.4.6 GPIO および ADC の割り当て
    5. 5.5 内部プルアップおよびプルダウン付きのピン
    6. 5.6 未使用ピンの接続
  7. 6 仕様
    1. 6.1  絶対最大定格
    2. 6.2  ESD 定格
    3. 6.3  推奨動作条件
    4. 6.4  消費電力の概略
      1. 6.4.1 システム消費電流 - 内部電源
      2. 6.4.2 動作モード テストの説明
      3. 6.4.3 消費電流のグラフ
      4. 6.4.4 消費電流の低減
    5. 6.5  電気的特性
    6. 6.6  PT パッケージの熱抵抗特性
    7. 6.7  VFC パッケージの熱抵抗特性
    8. 6.8  RHB パッケージの熱抵抗特性
    9. 6.9  熱設計の検討事項
    10. 6.10 システム
      1. 6.10.1  パワー マネージメント モジュール (PMM)
        1. 6.10.1.1 概要
        2. 6.10.1.2 概要
          1. 6.10.1.2.1 電源レール監視
            1. 6.10.1.2.1.1 I/O POR (パワーオン リセット) 監視
            2. 6.10.1.2.1.2 I/O BOR (ブラウンアウト リセット) 監視
          2. 6.10.1.2.2 外部監視回路の使用
          3. 6.10.1.2.3 遅延ブロック
        3. 6.10.1.3 外付け部品
          1. 6.10.1.3.1 デカップリング コンデンサ
            1. 6.10.1.3.1.1 VDDIO デカップリング
        4. 6.10.1.4 電源シーケンス
          1. 6.10.1.4.1 電源ピンの一括接続
          2. 6.10.1.4.2 信号ピンの電源シーケンス
          3. 6.10.1.4.3 電源ピンの電源シーケンス
            1. 6.10.1.4.3.1 内部 パワーアップ シーケンス
            2. 6.10.1.4.3.2 電源シーケンスの概要と違反の影響
            3. 6.10.1.4.3.3 電源スルーレート
        5. 6.10.1.5 推奨動作条件の PMM への適用
        6. 6.10.1.6 パワー マネージメント モジュールの電気的データおよびタイミング
          1. 6.10.1.6.1 パワー マネージメント モジュールの動作条件
          2. 6.10.1.6.2 パワー マネージメント モジュールの特性
      2. 6.10.2  リセット タイミング
        1. 6.10.2.1 リセット ソース
        2. 6.10.2.2 リセットの電気的データおよびタイミング
          1. 6.10.2.2.1 リセット - XRSn - タイミング要件
          2. 6.10.2.2.2 リセット - XRSn - スイッチング特性
          3. 6.10.2.2.3 リセットのタイミング図
      3. 6.10.3  クロック仕様
        1. 6.10.3.1 クロック・ソース
        2. 6.10.3.2 クロック周波数、要件、および特性
          1. 6.10.3.2.1 入力クロック周波数およびタイミング要件、PLL ロック時間
            1. 6.10.3.2.1.1 入力クロック周波数
            2. 6.10.3.2.1.2 XTAL 発振器の特性
            3. 6.10.3.2.1.3 X1 のタイミング要件
            4. 6.10.3.2.1.4 PLL の特性
            5. 6.10.3.2.1.5 XCLKOUT のスイッチング特性 - PLL バイパスまたはイネーブル
            6. 6.10.3.2.1.6 内部クロック周波数
        3. 6.10.3.3 入力クロックおよび PLL
        4. 6.10.3.4 XTAL 発振器
          1. 6.10.3.4.1 はじめに
          2. 6.10.3.4.2 概要
            1. 6.10.3.4.2.1 電気発振回路
              1. 6.10.3.4.2.1.1 動作モード
                1. 6.10.3.4.2.1.1.1 水晶動作モード
                2. 6.10.3.4.2.1.1.2 シングルエンド動作モード
              2. 6.10.3.4.2.1.2 XCLKOUT での XTAL 出力
            2. 6.10.3.4.2.2 水晶振動子
          3. 6.10.3.4.3 機能動作
            1. 6.10.3.4.3.1 ESR – 等価直列抵抗
            2. 6.10.3.4.3.2 Rneg – 負性抵抗
            3. 6.10.3.4.3.3 起動時間
              1. 6.10.3.4.3.3.1 X1 / X2 事前条件
            4. 6.10.3.4.3.4 DL – 励振レベル
          4. 6.10.3.4.4 水晶振動子の選択方法
          5. 6.10.3.4.5 テスト
          6. 6.10.3.4.6 一般的な問題とデバッグのヒント
          7. 6.10.3.4.7 水晶発振回路の仕様
            1. 6.10.3.4.7.1 水晶発振器のパラメータ
            2. 6.10.3.4.7.2 水晶振動子の等価直列抵抗 (ESR) 要件
            3. 6.10.3.4.7.3 水晶発振器の電気的特性
        5. 6.10.3.5 内部発振器
          1. 6.10.3.5.1 システム発振器 SYSOSC
          2. 6.10.3.5.2 ワイドレンジ発振器 WROSC
      4. 6.10.4  フラッシュ パラメータ
        1. 6.10.4.1 フラッシュ パラメータ 
      5. 6.10.5  RAM の仕様
      6. 6.10.6  ROM の仕様
      7. 6.10.7  エミュレーション / JTAG
        1. 6.10.7.1 JTAG の電気的データおよびタイミング
          1. 6.10.7.1.1 JTAG のタイミング要件
          2. 6.10.7.1.2 JTAG スイッチング特性
          3. 6.10.7.1.3 JTAG のタイミング図
        2. 6.10.7.2 cJTAG の電気的データおよびタイミング
          1. 6.10.7.2.1 cJTAG のタイミング要件
          2. 6.10.7.2.2 cJTAG のスイッチング特性
          3. 6.10.7.2.3 cJTAG のタイミング図
      8. 6.10.8  GPIO の電気的データおよびタイミング
        1. 6.10.8.1 GPIO - 出力タイミング
          1. 6.10.8.1.1 汎用出力のスイッチング特性
          2. 6.10.8.1.2 汎用出力のタイミング図
        2. 6.10.8.2 GPIO - 入力タイミング
          1. 6.10.8.2.1 汎用入力のタイミング要件
          2. 6.10.8.2.2 サンプリング・モード
        3. 6.10.8.3 入力信号のサンプリング・ウィンドウ幅
      9. 6.10.9  割り込み
        1. 6.10.9.1 外部割り込み (XINT) の電気的データおよびタイミング
          1. 6.10.9.1.1 外部割り込みのタイミング要件
          2. 6.10.9.1.2 外部割り込みのスイッチング特性
          3. 6.10.9.1.3 外部割り込みのタイミング
      10. 6.10.10 低消費電力モード
        1. 6.10.10.1 クロック ゲーティング低消費電力モード
        2. 6.10.10.2 低消費電力モードのウェークアップ タイミング
          1. 6.10.10.2.1 アイドル モードのタイミング要件
          2. 6.10.10.2.2 アイドル モードのスイッチング特性
          3. 6.10.10.2.3 IDLE 開始および終了タイミング図
          4. 6.10.10.2.4 スタンバイ モードのタイミング要件
          5. 6.10.10.2.5 スタンバイ モードのスイッチング特性
          6. 6.10.10.2.6 STANDBY の開始 / 終了タイミング図
          7. 6.10.10.2.7 ホールト モードのタイミング要件
          8. 6.10.10.2.8 ホールト モードのスイッチング特性
          9. 6.10.10.2.9 HALT 開始および終了タイミング図
    11. 6.11 アナログ ペリフェラル
      1. 6.11.1 アナログ ピンと内部接続
      2. 6.11.2 A/D コンバータ (ADC)
        1. 6.11.2.1 ADC の構成可能性
          1. 6.11.2.1.1 信号モード
        2. 6.11.2.2 ADC の電気的データおよびタイミング
          1. 6.11.2.2.1 ADC の動作条件
          2. 6.11.2.2.2 ADC の特性
          3. 6.11.2.2.3 ‌ADC の INL と DNL
          4. 6.11.2.2.4 ピンごとの ADC 性能
          5. 6.11.2.2.5 ADC 入力モデル
          6. 6.11.2.2.6 ADC のタイミング図
      3. 6.11.3 コンパレータ サブシステム (CMPSS_LITE)
        1. 6.11.3.1 COMPDACOUT
        2. 6.11.3.2 CMPSS 接続図
        3. 6.11.3.3 ブロック図
        4. 6.11.3.4 CMPSS の電気的データおよびタイミング
          1. 6.11.3.4.1 CMPSS_LITE コンパレータの電気的特性
          2.        CMPSS コンパレータの入力換算オフセットとヒステリシス
          3. 6.11.3.4.2 CMPSS_LITE DAC の静的電気特性
          4. 6.11.3.4.3 CMPSS の説明用グラフ
          5. 6.11.3.4.4 CMPx_LITE_DACL からのバッファされた出力の動作条件
          6. 6.11.3.4.5 CMPx_LITE_DACL からのバッファされた出力の電気的特性
      4. 6.11.4 プログラマブル ゲイン アンプ (PGA)
        1. 6.11.4.1 PGA の電気的データおよびタイミング
          1. 6.11.4.1.1 PGA の動作条件
          2. 6.11.4.1.2 PGA の特性
      5. 6.11.5 温度センサ
        1. 6.11.5.1 温度センサの電気的データおよびタイミング
          1. 6.11.5.1.1 温度センサの特性
    12. 6.12 制御ペリフェラル
      1. 6.12.1 マルチチャネル パルス幅変調器 (MCPWM)
        1. 6.12.1.1 制御ペリフェラルの同期
        2. 6.12.1.2 MCPWM の電気的データおよびタイミング
          1. 6.12.1.2.1 MCPWM のタイミング要件
          2. 6.12.1.2.2 MCPWM スイッチング特性
          3. 6.12.1.2.3 トリップ ゾーン入力のタイミング
            1. 6.12.1.2.3.1 PWM ハイ インピーダンス特性のタイミング図
      2. 6.12.2 外部 ADC 変換開始の電気的データおよびタイミング
        1. 6.12.2.1 外部 ADC 変換開始のスイッチング特性
        2. 6.12.2.2 ADCSOCAO または ADCSOCBO のタイミング図
      3. 6.12.3 拡張直交エンコーダ パルス (eQEP)
        1. 6.12.3.1 eQEP の電気的データおよびタイミング
          1. 6.12.3.1.1 eQEP のタイミング要件
          2. 6.12.3.1.2 eQEP のスイッチング特性
      4. 6.12.4 拡張キャプチャ (eCAP)
        1. 6.12.4.1 eCAP のブロック図
        2. 6.12.4.2 eCAP の同期
        3. 6.12.4.3 eCAP の電気的データおよびタイミング
          1. 6.12.4.3.1 eCAP のスイッチング特性
    13. 6.13 通信ペリフェラル
      1. 6.13.1 I2C (Inter-Integrated Circuit)
        1. 6.13.1.1 I2C の電気的データおよびタイミング
          1. 6.13.1.1.1 I2C のタイミング要件
          2. 6.13.1.1.2 I2C のスイッチング特性
          3. 6.13.1.1.3 I2C のタイミング図
      2. 6.13.2 UART (Universal Asynchronous Receiver-Transmitter)
      3. 6.13.3 シリアル・ペリフェラル・インターフェイス (SPI)
        1. 6.13.3.1 SPI コントローラ モードのタイミング
          1. 6.13.3.1.1 SPI コントローラ モードのタイミング要件
          2. 6.13.3.1.2 SPI コントローラ モードのスイッチング特性 - クロック位相 0
          3. 6.13.3.1.3 SPI コントローラ モードのスイッチング特性 - クロック位相 1
          4. 6.13.3.1.4 SPI コントローラ・モードのタイミング図
        2. 6.13.3.2 SPI ペリフェラル モードのタイミング
          1. 6.13.3.2.1 SPI ペリフェラル モードのタイミング要件
          2. 6.13.3.2.2 SPI ペリフェラル モードのスイッチング特性
          3. 6.13.3.2.3 SPI ペリフェラル・モードのタイミング図
      4. 6.13.4 シリアル通信インターフェイス (SCI)
  8. 7 詳細説明
    1. 7.1  概要
    2. 7.2  メモリ
      1. 7.2.1 C28x メモリ マップ
        1. 7.2.1.1 専用 RAM (Mx RAM)
      2. 7.2.2 フラッシュ メモリ マップ
      3. 7.2.3 ペリフェラル・レジスタのメモリ・マップ
    3. 7.3  識別
    4. 7.4  C28x プロセッサ
      1. 7.4.1 浮動小数点演算ユニット (FPU)
    5. 7.5  ダイレクト メモリ アクセス (DMA)
    6. 7.6  デバイス ブート モード
      1. 7.6.1 デバイス ブートの構成
        1. 7.6.1.1 ブート モード ピンの構成
        2. 7.6.1.2 ブート モード テーブル オプションの設定
      2. 7.6.2 GPIO の割り当て
    7. 7.7  セキュリティ
      1. 7.7.1 チップの境界の保護
        1. 7.7.1.1 JTAGLOCK
        2. 7.7.1.2 ゼロピン ブート
      2. 7.7.2 デュアル ゾーン セキュリティ
      3. 7.7.3 免責事項
    8. 7.8  ウォッチドッグ
    9. 7.9  C28x タイマ
    10. 7.10 デュアル クロック コンパレータ (DCC)
      1. 7.10.1 特長
      2. 7.10.2 DCCx クロック ソース入力のマッピング
  9. 8 アプリケーション、実装、およびレイアウト
    1. 8.1 代表的なアプリケーション
      1. 8.1.1 リファレンス デザイン
  10. 9 デバイスおよびドキュメントのサポート
    1. 9.1 デバイスの命名規則
    2. 9.2 マーキング
    3. 9.3 ツールとソフトウェア
    4. 9.4 ドキュメントのサポート
    5. 9.5 サポート・リソース
    6. 9.6 商標
    7. 9.7 静電気放電に関する注意事項
    8. 9.8 用語集
  11. 10改訂履歴
  12. 11メカニカル、パッケージ、および注文情報
    1.     テープおよびリール情報

6.11.2 A/D コンバータ (ADC)

ここで説明する ADC モジュールは、12 ビットの分解能を持つ逐次比較型 (SAR) ADC です。このセクションでは、コンバータのアナログ回路を「コア」と呼び、チャネル選択マルチプレクサ、サンプル/ホールド (S/H) 回路、逐次比較回路、電圧リファレンス回路、その他のアナログ サポート回路が含まれています。コンバータのデジタル回路は「ラッパー」と呼ばれ、プログラム可能な変換、結果レジスタ、アナログ回路へのインターフェイス、ペリフェラル バスへのインターフェイス、後処理回路、およびその他のオンチップ モジュールへのインターフェイス用のロジックが含まれています。

各 ADC モジュールは、単一のサンプル / ホールド (S/H) 回路で構成されています。ADC ラッパーは、変換開始 (SOC) ベースで動作します (『F28E12x リアルタイム マイコン テクニカル リファレンス マニュアル』の「A/D コンバータ (ADC)」の章にある「SOC の動作原理」セクションを参照)。。

各 ADC には次のような特長があります。

  • 12 ビットの分解能
  • VREFHI/VREFLO によって設定されるレシオメトリック外部リファレンス
  • 2.5 V または 3.3 V の内部リファレンスを選択可能
  • シングルエンド信号モード。ADC C、D、E のシングルエンド モード。
  • 最大 17 チャネルの入力マルチプレクサ
  • 16 本の構成可能な SOC
  • 16 個の個別にアドレス指定可能な結果レジスタ
  • 1 つのトリガ リピーター モジュールにより、CPU オーバーヘッドほぼなしでカスタマイズ可能なハードウェア オーバーサンプリング モードを実現可能
  • 複数のトリガ ソース
    • ソフトウェアによる直接開始
    • すべての MCPWM：ADCSOC A、B、C、または D
    • GPIO XINT2
    • CPU タイマ 0/1/2
    • ADCINT1/2
  • 3 つのフレキシブルな割り込み
  • 最大 8x のハードウェア オーバーサンプリング モード、トリガ拡散遅延を構成可能
  • 3 つの後処理ブロック、それぞれに次の機能を搭載：
    • 飽和オフセット較正
    • 設定点からの誤差の計算
    • 高、低、ゼロクロス比較、割り込みおよび MCPWM トリップ機能付き
    • 集約関数：合計と平均 (2 進シフト) (PPB1 のみ)

注: すべてのチャネルがすべての ADC からピンへ接続できるわけではありません。使用可能なチャネルを確認するには、「ピン構成および機能」セクションを参照してください。

図 6-35 に、ADC コアと ADC ラッパーのブロック図を示します。

F28E120SC F28E120SB ADC モジュールのブロック図 図 6-35 ADC モジュールのブロック図