UCC5714x-Q1 デバイスの動作に推奨されるバイアス電源電圧範囲は UVLO 〜26V です。この範囲の下限は、VDD ピンの電源回路ブロックに内蔵されている UVLO 保護機能によって制御されます。VDD ピンの電圧が V_(ON) 電源スタート スレッショルドを下回ってドライバが UVLO 状態になると、入力の状態にかかわらず、出力が Low に保持されます。この範囲の上限は、デバイスの VDD ピンの推奨最大電圧定格である 26V によって決まります。VDD ピンの絶対最大電圧は 30V です。

UVLO 保護機能は、ヒステリシス機能も備えています。つまり、VDD ピンのバイアス電圧がスレッショルド電圧を超えてデバイスが動作を開始した後に電圧が低下すると、電圧降下がヒステリシス仕様を超えない限り、デバイスは通常の動作を継続します。したがって、UVLO またはそれに近い電圧で動作しているときは、デバイスのシャットダウンがトリガされないように、補助電源出力の電圧リップルをデバイスのヒステリシス仕様値よりも小さくすることが重要です。

システムのシャットダウン中は、デバイスの動作は VDD ピンの電圧が VDD UVLO の立ち下がりスレッショルドを下回るまで継続されます。これを考慮して、システムのシャットダウンのタイミング設計要件を評価する必要があります。同様に、システムのスタートアップ時には、VDD ピンの電圧が VDD UVLO の立ち上がりスレッショルドを超えるまで、デバイスは動作を開始しません。デバイスの内部回路ブロックで消費される静止電流は、VDD ピンから供給されます。この事実はよく知られていますが、OUT ピンから供給されるソース電流パルスの電荷も同じ VDD ピンを通して供給されることを把握しておくことが重要です。その結果、電流が出力ピン (OUT) からソースされるたびに、対応する電流パルスが VDD ピン経由でデバイスに供給されます。そのため、デカップリングの目的で、VDD ピンと GND ピンの間にローカル バイパス コンデンサを配置し、デバイスにできる限り近づけて配置してください。低 ESR の表面実装型セラミック コンデンサが必要です。TI では、デバイスの VDD ピンから 1mm 未満の 100nF セラミック表面実装型コンデンサと、数マイクロファラッド (≥1μF) を並列に追加したセラミック表面実装型コンデンサの 2 つのコンデンサを使用することを推奨します。

ゲート ドライバを MOSFET などのスイッチング電源デバイスから離して配置すると、大きな誘導性ループが形成される恐れがあります。この大きな誘導性ループは、ゲート ドライバの任意の全ピンで過剰なリンギングを発生させる恐れがあります。これにより、ストレスがデバイスの推奨定格を超える可能性があります。そのため、ゲート ドライバをスイッチング電源デバイスのできるだけ近くに配置することを推奨します。また、外部ゲート抵抗を使用して、大きいスイッチング電流と基板の寄生素子に起因するリンギングを減衰させることも推奨します。