JAJSXC7A October   2025  – December 2025 TLV3901

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 スイッチング特性
    7. 5.7 ラッチ / 調整可能なヒステリシス
    8. 5.8 タイミング図
    9. 5.9 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
    4. 6.4 デバイスの機能モード
      1. 6.4.1 入力
      2. 6.4.2 CML 出力
      3. 6.4.3 ラッチ機能
      4. 6.4.4 調整可能なヒステリシス
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
      1. 7.1.1 アプリケーションの概要
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 光レシーバ
        1. 7.2.1.1 設計要件
        2. 7.2.1.2 詳細な設計手順
        3. 7.2.1.3 アプリケーション特性の波形
      2. 7.2.2 オシロスコープの外部トリガ機能
      3. 7.2.3 ロジック クロック ソースから CML トランシーバへ
    3. 7.3 電源に関する推奨事項
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 デバイス サポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.4.3 ラッチ機能

TLV3901 には、CML 出力を固定状態に保持するためのラッチ機能が内蔵されています。CML 入力ピン ラッチ イネーブル (LE) とラッチ イネーブル バー (LEB) はラッチ機能を制御し、これらのラッチは VCCO に対して 50Ω で内部終端されています。LE が high (VCCO) で LEB が low (VCCO-1) のとき、コンパレータ出力がラッチされます。

ラッチ機能についての重要な考慮事項は、ラッチのホールド時間です。ラッチ ホールド時間は、コンパレータ出力を適切にラッチするためにラッチモードがアサートされた後の最小時間です。同様に、ラッチのセットアップ時間は、ラッチ モードがアサートされる前に入力が安定している必要がある時間として定義されます。次の図は、LE と LEB が有効なラッチを獲得できるときに遷移できる状態を示しています。

TLV3901 有効なラッチ図図 6-3 有効なラッチ図

TLV3901 がラッチされた出力状態を終了するときの、出力応答の短い遅延 (tPL) を以下に示します。

TLV3901 入力変更によるラッチ ディスエーブル図 6-4 入力変更によるラッチ ディスエーブル

ラッチ モードは、LE を VCCO より 200mV 以上低い電圧に接続することでディスエーブルになり、LEB は未接続 (フローティング) のままにします。LE または LEB の許容範囲は VCCO から VCCO − 1V の間であり、最小差電圧は 200mV です。