JAJSXF4A September   2025  – December 2025 DRV81646

PRODUCTION DATA  

  1.   1
  2. 1 特長
  3. 2 アプリケーション
  4. 3 説明
  5. 4 ピン構成および機能
  6. 5 仕様
    1. 5.1 絶対最大定格
    2. 5.2 ESD 定格
    3. 5.3 推奨動作条件
    4. 5.4 熱に関する情報
    5. 5.5 電気的特性
    6. 5.6 タイミング要件
    7.     13
    8. 5.7 代表的特性
  7. 6 詳細説明
    1. 6.1 概要
    2. 6.2 機能ブロック図
    3. 6.3 機能説明
      1. 6.3.1 制御インターフェイスおよびスルーレート (RSLEW/CNTL)
      2. 6.3.2 FET ソース端子による電流検出
      3. 6.3.3 内蔵クランプ ダイオード、VCLAMP
      4. 6.3.4 保護回路
        1. 6.3.4.1 ILIM アナログ電流制限
          1. 6.3.4.1.1 TSD 前の消費電力に対する負荷抵抗の影響
        2. 6.3.4.2 カットオフ遅延 (COD)
        3. 6.3.4.3 INRUSH モード
        4. 6.3.4.4 サーマル シャットダウン (TSD)
        5. 6.3.4.5 低電圧誤動作防止 (UVLO)
      5. 6.3.5 フォルト条件のまとめ
    4. 6.4 デバイスの機能モード
      1. 6.4.1 ハードウェア インターフェイス動作
      2. 6.4.2 パラレル出力
      3. 6.4.3 SPI モード
        1. 6.4.3.1 パリティ ビット計算
        2. 6.4.3.2 SPI 入力パケット
        3. 6.4.3.3 SPI 応答パケット
        4. 6.4.3.4 SPI エラー報告
        5. 6.4.3.5 SPI デイジー チェーン
  8. 7 アプリケーションと実装
    1. 7.1 アプリケーション情報
    2. 7.2 代表的なアプリケーション
      1. 7.2.1 外付け部品
      2. 7.2.2 連続電流能力
      3. 7.2.3 消費電力
      4. 7.2.4 アプリケーション曲線
    3. 7.3 電源に関する推奨事項
      1. 7.3.1 バルク コンデンサ
    4. 7.4 レイアウト
      1. 7.4.1 レイアウトのガイドライン
      2. 7.4.2 レイアウト例
  9. 8 デバイスおよびドキュメントのサポート
    1. 8.1 ドキュメントのサポート
      1. 8.1.1 関連資料
    2. 8.2 ドキュメントの更新通知を受け取る方法
    3. 8.3 サポート・リソース
    4. 8.4 商標
    5. 8.5 静電気放電に関する注意事項
    6. 8.6 用語集
  10. 9 改訂履歴
  11. 10メカニカル、パッケージ、および注文情報

6.4.2 パラレル出力

2 つの出力を並列に接続することで、より大きな電流を供給できます。図 6-1 に、2 つのソレノイド負荷を駆動する DRV81646 の回路図を示します。このデバイスは、4 つのチャネルすべての並列接続もサポートしています。

DRV81646 より大きな電流で 2 つのソレノイドを駆動図 6-14 より大きな電流で 2 つのソレノイドを駆動

VCLAMP ピンにおける還流電流が、連続 RMS 電流または過渡電流 <1ms の絶対最大定格を超えないように注意してください。誘導性負荷の大きい PWM は、VCLAMP に高電流を発生させる可能性があります。