JAJSXL6 データシート

JAJSXL6A December 2025 – June 2026 ADS8688W

PRODUCTION DATA

7.4.1.2 データアクイジションの例

このセクションでは、ホストプロセッサがデバイスインターフェイスを使用してデバイスの内部レジスタを構成し、特定の入力チャネルサンプリング用のデータの変換および取得を行う方法の例を示します。詳細については、図 7-25 に示されているタイミング図を参照してください。

ADS8684W ADS8688W シリアルインターフェイスを使用したデバイス動作のタイミング図

図 7-25 シリアルインターフェイスを使用したデバイス動作のタイミング図

図 7-25 には、4 つのイベントが示されています。これらのイベントについて以下に説明します。

イベント 1：ホストは、CS 信号の立ち下がりエッジによってデータ変換フレームを開始します。CS 立ち下がりエッジ時のアナログ入力信号は ADC によってサンプリングされ、内部発振器クロックを使用して変換が実行されます。このフレーム中に変換されたアナログ入力チャネルは、前のデータフレームで選択されます。このデータフレーム中に SDI および SCLK 入力を使用して、次の変換用のデバイスの内部レジスタ設定を入力できます。この瞬間に SCLK を開始し、次の 16 SCLK サイクルにわたって、SCLK 立ち下がりエッジごとに SDI ラインのデータをデバイスにラッチします。この時点で、最初の 16 SCLK サイクルの間、デバイスは SDO ラインに内部変換データを出力しないため、SDO は Low になります。
イベント 2：最初の 16 SCLK サイクルの間に、デバイスは内部変換プロセスを完了し、これでコンバータ内でデータの準備が整います。しかし、SCLK 入力に 16 番目の立ち下がりエッジが発生するまで、デバイスは SDO にデータビットを出力しません。ADC 変換時間は固定されているため (最大値は 電気的特性 表を参照)、内部変換が終了した後、16 番目の SCLK 立ち下がりエッジが発生する必要があります。そうしないと、デバイスからのデータ出力が不正確になります。したがって、SCLK 周波数は、「タイミング要件：シリアルインターフェイス」表に規定されている最大値を超えることはできません。
イベント 3：SCLK 信号の 16 番目の立ち下がりエッジで、デバイスは SDI ラインの入力ワードの LSB を読み取ります。残りのデータフレームについては、デバイスは SDI ラインから何も読み出しません。同じエッジにおいて、変換データの MSB が SDO ラインに出力され、ホストプロセッサは SCLK 信号の以降の立ち下がりエッジでそれを読み取ることができます。出力データが 14 ビットについては、30 番目の SCLK 立ち下がりエッジで LSB を読み取ることができます。SDO は、以後の変換が開始されるまで、次の SCLK 立ち下がりエッジで 0 を出力します。
イベント 4：デバイスから内部データを受信すると、ホストは CS 信号を high にすることでデータフレームを終了させます。イベント 1 で説明されているように、SDO 出力は、次のデータフレームが開始されるまでハイインピーダンス状態になります。

7.4.1.2 データ アクイジションの例

7.4.1.2 データアクイジションの例